RS译码的BM迭代算法及其FPGA实现

介绍了运用于RS译码中的BM迭带算法及利用BM迭带进行RS译码的基本原理,同时给出了该算法的FPGA实现,并通过在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

变参数RS译码器IP核的实现

设计出一种码长可以变化的RS码译码器IP核电路,可进行RS(15,5)、RS(15,7)、RS(15,9)以及RS(15,11)的译码。译码器电路使用BM迭代译码算法,并在硬件电路中加以改进,使得电路能扩充到编译纠错位数多的复杂RS码。该译码器电路尽可能多地使用可以共享的模块,降低了电路的规模。硬件电路采用V erilogHDL进行描述,并在FPGA上进行了验证,同时给出了硬件电路在逻辑分析仪上得到的结果。     

DVB标准RS码译码的新技术

根据RS译码算法原理[1],结合DVB(数字视频广播)系统中译码的具体指标要求以及芯片模块化的思想,通过对BM算法实现的优化和改进,采用FPGA技术实现了RS译码电路,通过了QUARTUSII仿真测试以及试验板调试.由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计,使得该译码器速度快,占用资源少,译码速率可达20 Msps.     

DVB标准RS码译码的新技术

根据RS译码算法原理[1] ,结合DVB(数字视频广播 )系统中译码的具体指标要求以及芯片模块化的思想 ,通过对BM算法实现的优化和改进 ,采用FPGA技术实现了RS译码电路 ,通过了QUAR TUSII仿真测试以及试验板调试。由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计 ,使得该译码器速度快 ,占用资源少 ,译码速率可达 2 0Msps。     

RS码在STiMi技术中的新应用

简要介绍了RS码的基本原理及其在CMAEA系统下的编译码算法.采用修正的欧几里德算法(MEA)实现RS(240,K)的MATLAB译码,提出一种改进Fomey算法求错误值.对CMMB中的RS编译码进行了算法改进以及仿真,同时分析对比了BM与Euclid两种译码算法并给出仿真结果.仿真结果表明,所设计的RS(240,K)运行效率高,满足实时通信传输需要,并为算法开发、验证和硬件设计调试提供了一种有力的辅助手段.     

DVB标准RS码译码的新技术

根据RS译码算法原理[1],结合DVB(数字视频广播)系统中译码的具体指标要求以及芯片模块化的思想,通过对BM算法实现的优化和改进,采用FPGA技术实现了RS译码电路,通过了QUARTUSII仿真测试以及试验板调试.由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计,使得该译码器速度快,占用资源少,译码速率可达20 Msps.     

一种RS码译码器的硬件实现方法

提出了一种RS系统码译码器的硬件实现结构。译码器采用时域译码算法,主要包括有限域并行乘法器、BM迭代算法、适合于缩短码的钱氏搜索算法、错误值计算的硬件电路,其运算结构规则,具有一定的通用性,因此适合于VLSI实现。     

基于BM算法的BCH码的译码硬件实现

BCH码是一种理论上比较成熟的代数码型,在电力通信系统,GSM标准的语音和数据业务,以及卫星通信和数字广播通信（DVB-S2）等多个领域均有着广泛的应用。基于幂次运算,在线性反馈移位寄存器（LFSR）下实现了基于Berlekamp-Massey（BM）时域迭代译码算法的整个译码器构架,以及BM简化算法的硬件设计。通过计算机模拟仿真表明,两种算法的译码速率分别可达到32Mbps,37Mbps。     

DMR标准RS码编译码器的FPGA实现

为了降低DMR标准Reed-Solomon（12,9）的译码复杂度,提出一种新的Step-by-Step译码算法。该算法通过计算伴随式,查找错误位置并同时计算修正子实现。与RS（255,239）和RS（255,249）相比,该算法不需要大量的存储器和复杂的逻辑控制,求逆运算也大为减少并且转化为有限域乘法器实现。该译码算法通过下载至Xilinx FPGA得到验证。     

基于CCSDS标准RS码的硬件实现

CCSDS经过20多年的发展已经成为卫星通信标准。本文实现了符合CCSDS标准RS（255，223）码的硬件实现。译码器采用时域译码算法，主要包括有限域并行乘法器、BM迭代算法、钱搜索算法和Forney算法，其运算结构规则，具有一定的通用性，因此适合于VISI实现。整个设计采用FPGA实现。     

一种基于FPGA的RS解码方法的实现

RS码作为一种具有很强纠错能力的BCH码,同时它更是一类最强大并被广泛使用的前向纠错码.针对常用RS解码实现出现的延时及资源占用较大的问题,本设计采用改进的能够有效避免除法回路的BM算法实现RS解码中的关键方程求解,在研究改进BM算法基础上,增加不大的资源占用的同时,有效提高其处理速度.     

一种新的缩短RS码迭代译码方案

为了在EPON中应用GF(256)标准RS码对信息帧长大于255位的信息流进行编码,并提高RS码的编码增益,提出了一种新的缩短RS码的编译码方案。该方案通过两个缩短RS码的交叠编码和互相迭代译码,可以提高编译码增益。RS码BM硬判决译码和chase软判决译码的计算机仿真表明,该方案对缩短RS码的软硬判决译码性能都有明显提高。     

A new decoding algorithm for correcting both erasures and errors of Reed-Solomon codes

In this paper, a high efficient decoding algorithm is developed here in order to correct both erasures and errors for Reed-Solomon (RS) codes based on the Euclidean algorithm together with the Berlekamp-Massey (BM) algorithm. The new decoding algorithm computes the errata locator polynomial and the errata evaluator polynomial simultaneously without performing polynomial divisions, and there is no need for the computation of the discrepancies and the field element inversions. Also, the separate computation of the Forney syndrome needed in the decoder is completely avoided. As a consequence, the complexity of this new decoding algorithm is dramatically reduced. Finally, the new algorithm has been verified through a software simulation using C/sup ++/ language. An illustrative example of (255,239) RS code using this program shows that the speed of the decoding process is approximately three times faster than that of the inverse-free Berlekamp-Massey algorithm.     

基于FPGA的RS译码器的设计与实现

针对Reed-Solomon（RS）码译码过程复杂、译码速度慢和专用译码器价格高等问题,以联合信息分发系统终端J系列报文信息位采用的RS（31,15）码为例,介绍了基于改进的无求逆运算的Berlekamp-Massey（BM）迭代算法的RS译码原理,采用Verilog硬件描述语言对译码器中各个子模块进行了设计,并基于现场可编程门阵列平台,在QuartusII6.0环境下进行了仿真,验证了RS译码器的纠错能力,实现了参数化与模块化的RS译码器设计。     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

一种高效RS编解码器的FPGA实现

提出了一种实现复杂度低、高效率的RS(204,188)编解码器的FPGA实现电路.整个FPGA设计分为RS编码器、Homer准则的伴随式计算、改进的BM算法、Chien搜索求根和Forney算法求差错幅值等5个模块,同时,总体电路采用了pipeline结构,有效提高了译码速率.选用Xilinx公司的Spartan3E系列XC3S500E芯片,译码时延242个时钟周期,使用FPGA资源186000门,译码性能与理论值一致,已用于特定无线图像传输系统.     

非系统RS(31,19)编译码算法研究与FPGA实现

针对战术数据链系统低时延数据传输需求,提出一种适用于数据链系统的信道编码方案—非系统缩短码RS(31,19)。本文从MS多项式的观点讨论了非系统RS码的编码和译码算法,并对缩短RS码的编译码算法进行了研究。最后在FPGAEP3SE110上采用了一种改进的BM算法,成功实现RS(31,19)编译码复杂算法,有效提高了译码速度,简化了数据链系统硬件设计。