CRC的FPGA设计与实现

面对通信系统设计中经常使用到的CRC校验,以CRC-CCITT权式为例,在分析了CRC原理的基础上给出了串行CRC-CCITT校验码产生和校验器的实现电路。整个电路最终在FPGA上得到了很好的实现。     

CRC算法在以太网数据帧中的应用及其硬件实现

文章介绍了CRC校验算法的原理,在串行CRC实现的基础上,对电路结构提出了改进,提出了CRC的并行计算,并基于Verilog HDL语言以CRC8为例说明了硬件电路实现方法。CRC校验广泛应用于数据通信、数据存储领域,结合IEEE802．3标准,说明了CRC算法在以太网帧FCS字段中的应用,并给出了CRC32_D16仿真结果。     

CRC校验及其软件实现

数据通信技术是计算机网络技术发展的基础,已经成为现代生活中必不可少的一部分。但通过通信信道传输的数据往往会有差错的产生,而且差错的产生是不可避免的,我们的任务是分析差错产生的原因与差错类型,研究检查是否出现差错及如何纠正差错。循环冗余码(CRC)是目前应用最广的检错纠错编码方法之一。论述了CRC的教学原理及其在数据通信中的作用,并提出了用8031汇编语言实现CRC校验的程序设计。     

USB3．0热用在即 和芯微电子IP通过兼容测试

作为国内规模最大的数模混合IP核提供商,四川和芯微电子股份有限公司（IPGoal）一直专注于高速高精度数模混合信号集成电路IP核的研发、推广和授权,该公司是中国大陆第一家掌握USB2．0和音频编解码核心技术并实现批量生产的企业,也是国家863计划和核高基项目承担单位。目前,和芯微电子已与主流晶圆代工厂建立了长期合作。     

USB 2．0标准

目前使用较为普遍的是USB 1.1接口，它的传输速率仅为12Mb／s。如果用USB1．1的扫描仪扫描一张大小为40Mb的图片，需要4分钟之久。这样的速度已经无法满足用户的需求，USB2．0接口标准应用而生。     

USB3．0中8b／10b编解码器的设计

为了在USB3．0中实现数据的8b／10b编解码,采用了查找表法和组合逻辑相结合的方法,把8b／10b编解码分解成5b／6b编解码和3b／4b编解码,用VerilogHDL语言实现了算法的描述,并通过了Modelsim仿真,然后在FPGA上实现了具体的硬件电路。采用500MHz的时钟信号,经过测验满足了USB3．0的传输速率5Gb／s。该创新方法使用了少量逻辑,实现了8b／10b编解码器,并且满足USB3．0高速数据传输的要求。     

YARBO USB 3．0 CABLE

YARBOUSB30线材选用镀银铜导体发烧级设计,长度分别有1m、150m、180m、2m四种选择,提供精确离保真的传讯效果。YARBOUSB3OLLUSB2．0能够提供更多离迭80％电力支持,那些需要更多电能驱动的设备．则预示着能够更快的完成充电。另外,USB3．0的最小工作电压降到4v更加省电。从而使主机更快的识别器件,使得数据处理的效率更高。     

两种USB2．0存贮卡读取器

I-O数据设备公司于近日发表了支持USB2．0的SD存贮卡／MMC(多媒体卡)用读写器“US2-SDRW”和记忆棒／记忆棒PRO用读写器“US2-MSRW”。上述产品均为直接带端口的紧凑型产品．均同时支持麦金塔和Windows(当在Mac电脑中使用时需要连接USB1．1接口)。在除了Windows 98(SE)以外的现行OS中，可以由OS的标准驱动软件自动识别。另外上述产品还捆绑了变更标准图标，     

基于CYUSB3014 USB3．O总线开发技术

本文介绍了以FPGA为控制核心,以cypress的FX3系列CYUSB3014芯片为总线接口芯片,实现了对USB30总线技术的开发应用,实际测试的传输速度能够达到1．43Gbps。     

Yarbo新品USB3．0系列线材

Yarbo（雅堡）近期现推出了最新版本的USB3．0线材．选用镀银铜导体发烧级设计．长度分别有1m、1．5m、1．8m和2m四种选择,提供精确的高保真传输效果。Yarbo新的USB3．0系列线材在保持与USB2．0的兼容性的同时．比2．0版本的多74根内部线,从而增强了功能：USB3．0可在内存限定的存储速率下传输大容量文件（如高清电影、大图片或音乐文件）。     

USB3.0及测试解决方案

Agilent的测试解决方案满足USB所有变体的一致性测试需要。通过选择Agilent示波器、BERT、网络分析仪和逻辑分析仪、各种特定的USB测试应用程序和夹具,能快速和精确地测试您的USB设计,以确保符合一致性要求。     

一种基于FPGA的USB3.0 HUB的研究与设计

HUB(集线器)是USB体系中不可或缺的一部分,它是USB的最新规范,由英特尔等公司发起.首先介绍了USB3.0HUB的原理、基本功能和枚举过程;然后提出USB3.0 HUB的总体设计方案;重点描述了此方案中关键模块的设计和实现;并对该方案进行FPGA仿真与验证,验证结果表明该方案的可行性以及它所达到的效果.     

U盘SoC的设计与实现

设计和实现了U盘SoC。本系统包括USB CORE和已验证过的CPU核、Nandflash、UDC_Control等模块,模块间通过总线进行通信。其中USB CORE为本文设计的重点,用Verilog HDL语言实现,同时并为此设计搭建了功能完备的Modelsim仿真环境,进行了仿真验证。     

USB2.0控制器CY7C68013与FPGA接口的Verilog HDL实现

USB(通用串行总线)控制器CY7C68013因其数据传输速率快和多样的接口方式为ATA、FPGA(现场可编程门阵列)和DSP(数字信号处理器)等提供了简单和无缝连接接口而得到广泛使用,介绍了此控制器与FPGA接口的控制和HDL(硬件描述语言)实现方法.利用CY7C68013控制器的Slave FIFO从机方式,用Verilog HDL在FPGA中产生相应的控制信号,实现对数据的快速读写.试验结果表明此方案传输速度快、数据准确,可扩展到其他需要通过USB进行快速数据传输的系统中.     

可纠正单个错误的并行CRC解码器的设计

在数据传输的过程中通常使用循环冗余校验（CRC）,以检查数据传送过程中是否发生了错误.通常当解码器发现数据帧中有错误发生时都会要求重新发送该数据帧.针对有的同步协议要求解码器同时具有纠正帧头部分发生的单个错误的功能.以CRC的基本原理为基础,分别从算法和程序实现上,介绍了一种高效的硬件实现并行8位CRC-ITU-T检查并纠正发生在16位原始数据和16位CRC码中单个传输错误的校验器.最后给出了相应的综合结果和时序仿真图.     

USB3.0物理层中弹性缓冲的设计与实现

弹性缓冲用于在不同的时钟域中同步数据以保持数据的完整性,在USB、PCIE等高速串行总线的物理层中普遍应用.通过分析弹性缓冲的作用机制,根据USB3.O的协议要求,采用具有写指针屏蔽、指针跳跃、断点保存与握手、输出控制等具有创新功能的异步FIFO来设计弹性缓冲,很好实现了时钟频率补偿的目的.所设计的弹性缓冲采用并行10位数据,读写时钟可达到500 MHz的频率.该研究结论可用于满足USB3.0协议的弹性缓冲等高速弹性缓冲的场合,具有一定的工程应用价值.     

CRC32在光通信系统中的快速计算

文章利用C 编程建立了一个可产生CRC32(32位循环冗余校验)各位并行计算的异或表迭式生成模型,并利用Verilog HDL语言在FPGA(现场可编程门阵列)上进行了验证,结果表明,该模型产生的各位异或表达式适合于高速数据传输情况下CRC32的并行计算.     

USB3.0数据传输协议分析及实现

USB接口以其简单通用的特点成为消费类连接协议的首选.但随着多媒体技术的快速发展,USB 2.0已无法满足现在的高速应用需求.USB3.0以其5 Gb/s的传输速率和向后兼容等特点,成为下一代高速连接标准.根据USB3.0协议架构,文中分别从物理层、链路层、协议层和架构层对USB3.0的数据传输协议进行分析,并与USB2.0协议进行比较.最后介绍了基于EZ-USB FX3芯片的USB3.0加密U盘的实现方法.     

基于FPGA的带CRC校验的异步串口通信

由于FPGA具有速度快,效率高,灵活稳定,集成度高等优点,所以为了提高串口通信的速度和效率,在串行通信中采用FPGA来实现串口通信是十分必要的。由于通信传输的不确定性以及干扰等原因,串行通信经常会出现异常情况。然而,在串行通信中添加CRC校验,可以提高通信的可靠性。采用VerilogHDL设计的一个带CRC校验的串口通信程序,对其下载到FPGA芯片中进行实验验证,得到的结论是用FPGA进行串口通信,可大大提高通信的速度和效率,且CRC校验确保了通信的准确性及卡可靠性。