共振隧穿二极管的设计、研制和特性分析

用分子束外延技术在半绝缘GaAs衬底上生长制备了不同结构的AlAs/GaAs/InGaAs两垒一阱RTD单管.经过材料生长设计和工艺的改进,测得室温下器件的最高PVCR为2.4,峰值电流密度达到36.8kA/cm2.进行直流参数测试,得到RTD的I-V特性曲线,对量子阱宽度和帽层厚度对I-V特性的影响进行了分析.     

500 V LDMOS研制

为了降低器件的制造成本,又可以和低压器件实现自主隔离集成在一起,所以需要价格较低的普通CMOS衬底片来实现高电压的器件设计。设计研制了一种在普通CMOS的衬底片上做深N阱层光刻注入和推结深,然后生长外延层,在外延层上做器件,高压N阱作为LDMOS的漂移区做在P-外延层中,深N阱层做在P型衬底上。由于深N阱层注入推结深步骤后的热制成步骤,导致深N阱层会反扩到P-外延层,深N阱层是漏端重要组成部分,与高压N阱一样承担BVDS耐压重要功能。击穿电压的关键是高压N阱漂移区(耐压区)和深N阱层耐压区的结构。利用工艺仿真软件对高压N阱漂移区和深N阱层耐压区的不同注入剂量、长度、结深对LDMOS器件的击穿电压的影响进行了汇总,最终确认各个参量数值。     

共振隧穿二极管的设计、研制和特性分析

用分子束外延技术在半绝缘GaAs衬底上生长制备了不同结构的AlAs/GaAs/InGaAs两垒一阱RTD单管.经过材料生长设计和工艺的改进,测得室温下器件的最高PVCR为2.4,峰值电流密度达到36.8kA/cm2.进行直流参数测试,得到RTD的I-V特性曲线,对量子阱宽度和帽层厚度对I-V特性的影响进行了分析.     

高压VDMOS用外延片的外延参数设计

通过理论计算,对VDMOS器件的外延层厚度和掺杂浓度进行了优化设计,探讨用于VDMOS的外延工艺,讨论了外延层厚度和过渡区的测试方法,提出了有效外延层厚度是影响击穿电压的最关键参数,应用此参数监控外延工艺,提高了片内及批次间的击穿电压一致性.特别通过对600 V的VDMOS外延参数及其器件结果分析得出,用此参数来调整中间和边缘厚度及不同外延设备之间的参数,使同种参数下有效外延层厚度保持相当,则可以大大减少离散性和设备间变差.     

高压VDMOSFET导通电阻的优化设计

以500 V VDMOS为例,首先分析了高压VDMOS导通电阻与电压的关系,重点讨论穿通型VDMOS的外延厚度与器件的耐压和导通电阻的关系。给出对高压VDMOS外延层厚度的优化方案,并基于理论分析在器件仿真设计软件平台上成功完成了耐压500 V、导通电阻0.85Ω的功率VDMOS器件的设计和仿真。     

4H-SiC浮动结JBS器件的设计方法

研究了4H-SiC浮动结(FJ)结势垒肖特基(JBS)二极管的设计方法。提出在上外延层厚度一定的情况下得到外延层最佳掺杂浓度,然后以器件的功率优值(BFOM值)为依据确定出最佳下外延层厚度,进而设计出浮动结和表面结的最佳结构参数。否定了文献中认为浮动结位于器件中部为最佳设计的结论。仿真结果表明浮动结和表面结线宽比不仅影响器件导通特性,还会影响反向特性。浮动结线宽比在一定范围内会略微影响器件击穿电压,而表面结线宽比主要影响器件的反向泄漏电流。     

1200V 40A碳化硅肖特基二极管设计北大核心CSCD

设计并实现了一种阻断电压为1 200V、正向电流40A的碳化硅(SiC)肖特基势垒二极管(SBD)。采用有限元仿真的方法对器件的有源区和终端保护参数进行了优化。器件采用10μm厚度掺杂浓度为6E15cm-3的外延材料,终端保护采用浮空场限制环。正向电压1.75V时,导通电流达到40A。     

1200V 40A碳化硅肖特基二极管设计

设计并实现了一种阻断电压为1 200V、正向电流40A的碳化硅(SiC)肖特基势垒二极管(SBD)。采用有限元仿真的方法对器件的有源区和终端保护参数进行了优化。器件采用10μm厚度掺杂浓度为6E15cm-3的外延材料,终端保护采用浮空场限制环。正向电压1.75V时,导通电流达到40A。     

nBn型InSb红外器件性能仿真

从能带结构方面分析了InSb nBn结构的势垒层,并使用Sentaurus TCAD软件计算并模拟了改进前后的器件IV性能,仿真结果表明,在势垒层靠近吸收层一侧加入渐变层可以有效改进器件性能。之后模拟仿真了势垒层Al组分、厚度对器件性能的影响。最后根据仿真结果选定结构参数进行实际分子束外延生长,并给出初步的器件结果。     

子阱及非对称势垒对GaN RTD电学特性的影响

利用Silvaco软件对Al0.2Ga0.8N/GaN共振隧穿二极管(RTD)进行仿真,重点研究了InGaN子量子阱结构及相应非对称势垒结构设计对其电流特性的影响。对比分析了子量子阱结构中InGaN的In组分和子阱厚度对RTD微分负阻(NDR)特性的影响,得出了提升器件性能的最佳参数范围。为了克服Al0.2Ga0.8N/GaN RTD势垒低对器件电流峰谷比(PVCR)的影响,在子量子阱结构的基础上引入了非对称势垒结构设计,通过改变收集区侧势垒的高度和厚度,将AlGaN/GaN的Ip和PVCR由基本结构的0.42 A和1.25,提高到了0.583 A和5.01,实现了器件性能的优化,并为今后的器件研制提供了设计思路。     

基于双极载流子导电的新型恒流器件

提出了一种基于双极载流子导电、具有低开启电压VK和高反向击穿电压BVR的恒流器件,并进行了初步的试验验证。利用Tsuprem4和Medici仿真工具对器件的恒定电流IS、开启电压VK、正向击穿电压BVF和反向击穿电压BVR等电学参数进行了仿真,优化了外延层电阻率ρepi、外延层厚度Tepi、JFET注入剂量DJFET、P-well注入窗口间距WJFET等参数。试验结果显示,该器件工作于正向时,开启电压VK约为1.6 V,恒定电流IS约为31 mA,正向击穿电压BVF为55 V;该器件工作在反向时,反向击穿电压BVR约为200 V。     

快速恢复外延二极管用硅外延片的工艺研究

利用化学气相沉积方法制备所需硅外延层,通过FTIR(傅里叶变换红外线光谱分析)、C-V(电容-电压测试)、SRP(扩展电阻技术)等多种测试方法获取外延层的几何参数、电学参数以及过渡区形貌。详细研究了本征层生长工艺与外延层厚度分布、电阻率分布以及过渡区形貌之间的对应关系。采用该优化设计的硅外延材料,成功提高了FRED器件的性能与成品率。     

薄外延阶梯掺杂漂移区RESURF耐压模型

提出薄外延阶梯掺杂漂移区RESURF结构的耐压解析模型。借助求解二维Po isson方程,获得薄外延阶梯掺杂漂移区的二维表面电场和击穿电压的解析表达式。基于此耐压模型研究了不同阶梯漂移区数(n=1、2、3、5)的击穿特性,计算了击穿电压与结构参数的关系,其解析结果与数值结果吻合较好。在相同长度下,阶梯掺杂漂移区结构(n=3)击穿电压由均匀漂移区(n=1)的200 V提高到250 V,增加25%。该模型可用于薄外延阶梯掺杂和线性掺杂漂移区RESURF器件的设计优化。     

基于Si弹性层优化的悬臂梁式微压电驱动器

基于压电材料的逆压电效应,设计并制备了悬臂梁式微压电驱动器,通过电能到机械能的转换,完成装置的位移输出任务.基于悬臂梁式微压电驱动器的设计和仿真,得出该微驱动器Si弹性层的最佳厚度为0.12 mm,仿真结果显示压电层与弹性层厚度比为2～3时,尖端位移输出较大,并模拟了其电压-位移输出情况.采用共晶键合的工艺制备了以PZ...     

低压功率VDMOS的结构设计研究

对功率集成电路中耐压为60V,电流容量为2．5A的VDMOS进行了设计和仿真。在理论计算的基础上,分析了外延参数和单胞尺寸结构的设计优化方法。通过ISETCAD器件仿真软件,得出相关数据和终端结构,进而借助L-edit完成最终版图结构。     

An Investigation into III–V Compounds to Reach 20% Efficiency with Minimum Cell Thickness in Ultrathin-Film Solar Cells

III–V single-junction solar cells have already achieved very high efficiency levels. However, their use in terrestrial applications is limited by the high fabrication cost. High-efficiency, ultrathin-film solar cells can effectively solve this problem, as their material requirement is minimum. This work presents a comparison among several III–V compounds that have high optical absorption capability as well as optimum bandgap (around 1.4 eV) for use as solar cell absorbers. The aim is to observe and compare the ability of these materials to reach a target efficiency level of 20% with minimum possible cell thickness. The solar cell considered has an n-type ZnSe window layer, an n-type Al_0.1Ga_0.9As emitter layer, and a p-type Ga_0.5In_0.5P back surface field (BSF) layer. Ge is used as the substrate. In the initial design, a p-type InP base was sandwiched between the emitter and the BSF layer, and the design parameters for the device were optimized by analyzing the simulation outcomes with ADEPT/F, a one-dimensional (1D) simulation tool. Then, the minimum cell thickness that achieves 20% efficiency was determined by observing the efficiency variation with cell thickness. Afterwards, the base material was changed to a few other selected III–V compounds, and for each case, the minimum cell thickness was determined in a similar manner. Finally, these cell thickness values were compared and analyzed to identify more effective base layer materials for III–V single-junction solar cells.     

一种新型的双槽栅结构高压MOSFET

设计了一种能减小导通电阻并提高击穿电压的功率MOSFET。分析了击穿电压与外延浓度、耗尽层宽度、电阻率之间的关系。采用计算机仿真软件TCAD,对500 V、4 A下的N沟道MOSFET进行仿真验证。结果表明,相比传统VDMOS,双槽栅新型MOSFET的导通电阻减小了15.9%,反向击穿电压提升了2.8%。在工艺流程上减少了JFET退火工艺,仅增加了一层掩膜。     

用于PDP扫描驱动芯片的低成本VDMOS及其兼容工艺

给出了采用硅外延BCD工艺路线制造的低成本的VDMOS设计,纵向上有效利用17μm厚度的外延层,横向上得到的VDMOS元胞面积为324μm2,工艺上简化为18次光刻,兼容了标准CMOS、双极管和高压p-LDMOS等器件.VDMOS测试管的耐压超过200V,集成于64路170 PDP扫描驱动芯片功率输出部分,通过了LG-model42v6的PDP上联机验证.     

4H-SiC 雪崩光电探测器中倍增层参数的优化模拟

应用ATLAS模拟软件,设计了吸收层和倍增层分离的（SAM）4H-SiC 雪崩光电探测器（APD）结构。分析了不同外延层厚度和掺杂浓度对器件光谱响应的影响,对倍增层参数进行优化模拟,得出倍增层的最优化厚度为0.26μm,掺杂浓度为9.0×1017cm^-3。模拟分析了APD的反向IV特性、光增益、不同偏压下的光谱响应和探测率等,结果显示该APD在较低的击穿电压66.4V下可获得较高的倍增因子105;在0V偏压下峰值响应波长（250nm）处的响应度为0.11A/W,相应的量子效率为58%;临近击穿电压时,紫外可见比仍可达1.5×103;其归一化探测率最大可达1.5×1016cmHz ^1/2 W^-1。结果显示该APD具有较好的紫外探测性能。