基于VLIW的并行可配置ECC协处理器结构研究与设计

采用专用指令密码处理器的设计方法,提出了一种基于超长指令字(VLIW)的并行可配置椭圆曲线密码(ECC)协处理器结构.该协处理器结构对点加、倍点并行调度算法进行了映射,功能单元微结构采用了可重构的设计思想.整个ECC协处理器具有高度灵活性与较高运算速度的特点.能支持域宽可伸缩的GF(P)与GF(2m)有限域上的可变参数Weierstrass曲线.实验结果表明,GF(p)域上192 bit的ECC点乘运算只需要0.32ms,比其它同类芯片运算速度提高了1.1～3.5倍.     

GF（3^m）-ECC算法及其软件实现

研究GF（3^m）有限域算术、GF（3^m）上的椭圆曲线群算术和椭圆曲线密码协议。设计并实现椭圆曲线密码算法库,对各种GF（3^m）-ECC密码算法进行仿真和性能分析,结果表明GF（3^m）-ECC算法与GF（2^m）和GF（p）上的ECC算法效率相当,可以应用到基于ECC的各种安全协议设计中。     

GF(p)上椭圆曲线密码的并行基点选取算法研究

提出一种GF(p)上椭圆曲线密码系统的并行基点选取算法,该算法由并行随机点产生算法和并行基点判断算法两个子算法组成,给出了算法性能的理论分析和实验结果.结果表明:各并行处理器单元具有较好的负载均衡特性;当执行并行基点判断算法,其标量乘的点加计算时间是点倍数计算时间的三倍时,算法的并行效率可达90%.因此该算法可用于椭圆曲线密码(Elliptic Curve Cryptography,ECC)中基点的快速选取,从而提高ECC的加/解密速度.     

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提出一种基于椭圆曲线数字签名方法，研究由H.323协议集部署的基于分组网络的多媒体终端通信的安全与保密，包括认证、隐私性、完整性及不可否认性。给出椭圆曲线密码体制（ECC）的定义与椭圆曲线数字签名方案，设计与实现了有限域GF（p）上与（ECC）相关的快速并法，包括模乘、点加、点积等算法，由此可构造出一个实用的支持各种安全级的软件引擎。使得结合H-235协议与H-323信令流程的ECC安全应用变得实际可行。     

基于椭圆曲线密码的分组网通信安全与保密

提出一种基于椭圆曲线数字签名方法，研究由H.323协议集部署的基于分组网络的多媒体终端通信的安全与保密，包括认证、隐私性、完整性及不可否认性。给出椭圆曲线密码体制（ECC）的定义与椭圆曲线数字签名方案，设计与实现了有限域GF(p)上与(ECC)相关的快速算法，包括模乘、点加、点积等算法，由此可构造出一个实用的支持各种安全级的软件引擎。使得结合H.235协议与H.323信令流程的ECC安全应用变得实际可行。     

F2m上并行Pollard rho算法的优化实现

并行PoHard rho算法是目前攻击椭圆曲线密码体制（Elliptic Curve Cryptosystem,简称ECC）的最好算法,国内外的研究十分活跃。本文首先介绍了攻击F2^m上ECC的并行Pouard rho算法及我们的实现流程,然后给出了核心基本运算（包括求逆、一般乘挚、平方、求模等）的优化算法。实验数据表明,根据本文优化算法编制的MPI并行程序在多机上加速比良好,运算速度优于互族网上公开的程序。     

GF（p）上安全椭圆曲线产生算法

研究素数域GF（p）（p〉3）上的椭圆曲线,讨论阶为素数的椭圆曲线的产生算法,在此基础上,分析阶为2个素数之积的椭圆曲线产生问题,并提出一种GF（p）上安全椭圆曲线的产生算法,给出椭圆曲线及其全体有理点的随机产生实例。仿真实验结果表明,该算法是有效可行的。     

椭圆曲线点乘IP核的设计与实现

基于NIST推荐的GF(2^163)上的Koblitz曲线,根据López改进Montgomery点乘算法,提出一种有限状态机控制的ECC点乘实现方案,设计了ECC点乘IP核。用QuartusⅡ5.0在EP2S90F1508C3器件中综合仿真,整个IP核消耗逻辑资源14502个ALUTs,最高主频166MHz,点乘运算速度可达12835次/s。     

一种双域Montgomery求逆算法与硬件实现

有限域上的求逆运算是椭圆曲线密码算法的关键运算之一。分别对GF（p）和GF（2ⁿ）域上的Montgomery模逆算法进行分析,并将GF（2ⁿ）域上的Montgomery模逆算法中对变量阶数的比较进行了改进,这样不仅利于GF（p）和GF（2ⁿ）域上的模逆运算在统一的硬件结构上实现,也解决了数据位数较大时进行阶数比较延迟较大的问题,在此基础上提出一种基于GF（p）和GF（2ⁿ）双域上统一的模逆算法,并根据算法,采用双域可伸缩运算单元,实现了一种可扩展的统一Montgomery模逆硬件结构。设计采用Verilog-HDL语言进行硬件描述,并基于0.18 μm工艺标准单元库进行了综合,结果表明该设计与其他设计相比具有灵活性好、性能高的特点。     

GF(p)上ECC的有效实现———MCS51微处理器系列

文章详细描述了在192-bit素域上椭圆曲线公钥密码体制ECC(EllipticCurvepublickeyCryptography)在IntelMCS51微处理器系列智能卡上的实现过程。采用了Generalized-Mersenne素数作基域GF(p)(p=2192-264-1),利用模数的特殊形式及椭圆曲线的特殊参数,实现了GF(p)上ECC的全部过程,并且建立了软件库。运行速度表明ECC在计算资源受限、低功耗微处理器上实现是可行的。     

GF(2m)上椭圆曲线密码协处理器的快速实现

在分析椭圆曲线密码体制的基础上,给出了椭圆曲线密码体制基本运算单元的硬件设计方案,基于FPGA实现了一种GF(2m)上椭圆曲线密码协处理器.采用双端口RAM技术完成了协处理器与微控制器的挂接,并且根据微控制器不同的指令调度,协处理器能够完成椭圆曲线密码体制5种基本运算操作.实现结果表明,该协处理器能够适应160≤m≤400范围内任意有限域的选取,能较好地满足数字签名和数据加解密中的应用要求.     

基于专用指令集的椭圆曲线密码协处理器

在分析各种椭圆曲线密码(ECC)算法结构特点的基础上,提取不同算法的典型操作,研究算法操作间的并行性,提出两路模乘与两路模加减实现ECC算法的方案。给出一种基于超长指令字结构的专用指令集密码协处理器的设计方案,并进行指令结构的并行化设计。实验结果显示,该设计能够达到ECC运算处理高效性与灵活性的折中。     

HW/SW co-design for public-key cryptosystems on the 8051 micro-controller

It is a challenge to implement large word length public-key algorithms on embedded systems. Examples are smartcards, RF-ID tags and mobile terminals. This paper presents a HW/SW co-design solution for RSA and Elliptic Curve Cryptography (ECC) over GF(p) on a 12 MHz 8-bit 8051 micro-controller. The hardware coprocessor has a Modular Arithmetic Logic Unit (MALU) of which the digit size (d) is variable. It can be adapted to the speed and bandwidth of the micro-controller to which it is connected. The HW/SW co-design space exploration is based on the GEZEL system-level design environment. It allows the designer to find the best performance-area combination for the digit size. As a case study of an FPGA prototyping, 160-bit ECC over GF(p) (ECC-160p) was implemented on Xilinx Virtex-II PRO (XC2VP30). The results show that one point multiplication takes only 130 ms including all communications between the 8051 and the coprocessor. The performance is 40 times faster than the most optimized SW implementation on a small CPU in literature. This is achieved by the HW/SW co-design exploration in order to find the optimized digit size of the MALU. On the other hand, the design of ECC-160p maintains a high level of flexibility by using coprocessor instructions. Our proposed architecture proves that HW/SW co-design provides a high performance close to ASIC solutions with a flexible feature of SW even on a small CPU.     

基于智能卡的RSA与ECC算法的比较与实现

智能卡上的常用公钥算法为RSA和ECC算法。分别阐述了两者在带有加密协处理器的智能卡平台上的实现过程．包括RSA算法中模幂运算、模乘运算的实现;ECC算法中基域的选择、坐标系的选择、标量乘法和域算术运算的实现。并在In6neon的SLE66CLX系列智能卡芯片上实现了多种密钥长度的RSA和ECC算法,时两种算法的时间和空间效率进行了比较．根据比较结果指出了两者的优劣。     

LS SIMD协处理器控制器设计

LS SIMD协处理器是用于底层图像理解的16位定点嵌入式阵列处理器,该处理器除SIMD固有的数据并行性外,还具有三级流水和三组指令并发执行的并行性。主要阐述LS SIMD协处理器的三级流水线和三组指令并发执行的基本可重用的主控制器设计。     

Fine-grained parallel implementations for SWAMP+ Smith–Waterman alignment

More sensitive than heuristic methods for searching biological databases, the Smith–Waterman algorithm is widely used but has the drawback of a high quadratic running time. The faster approach extends Smith–Waterman using Associative Massive Parallelism (SWAMP+) for three different parallel architectures: ASsociative Computing (ASC), the ClearSpeed coprocessor, and the Convey Computer FPGA coprocessor. We show that parallel versions of Smith–Waterman can be successfully modified to produce multiple BLAST-like sub-alignments while maintaining the original precision. SWAMP+ combines parallelism and the novel extension producing multiple sub-alignments for pairwise comparisons.     

基于蓝牙单芯片的复杂密码算法实现机制

在深入分析蓝牙芯片内部结构的基础上,结合蓝牙芯片工作特点,设计了基于数字信号处理器(DSP)协处理器密码算法指令并行结构模型和算法工作的过程。该模型综合考虑算法存储空间和时间开销两方面的性能,将计算量大、复杂度高的密码算法利用DSP实现。实验结果表明,该方法可以减小密码算法对蓝牙传输性能的影响,解决了蓝牙单芯片实现复杂算法的问题。     

一种改进的嵌入式SIMD协处理器设计

论文介绍的SIMD协处理器是用于低层图像理解的16位定点嵌入式阵列处理器。该协处理器采用load/store体系结构,并且除SIMD固有的数据并行性外,还具有三级流水和三组指令并发执行的并行性。三组指令并发执行使数据交换操作和其它类型操作并发执行,从而实现了数据交换操作的隐含执行,大大减少了通信和I/O操作的开销。     

基于JNI和C+〖KG-*3〗+的Intel集成众核并行方法

针对当前Intel集成众核协处理器（MIC）只能使用C/C+〖KG-*3〗+/Fortran编程语言进行并行计算,不能对已有的Java程序提供高性能计算支持的问题,提出基于Java Native Interface(JNI)技术和C+〖KG-*3〗+的MIC混合并行计算方法。该方法基于JNI设计Java代码与C+〖KG-*3〗+代码的数据交换机制,使MIC协处理器强大的浮点计算能力加速Java应用程序成为可能。通过实验测试分析基于MIC多线程并行的Java程序计算性能效果,结果表明该方法能有效利用MIC协处理器,对Java程序的计算性能提升显著。     

Compact Keccak Hardware Architecture for Data Integrity and Authentication on FPGAs

ABSTRACT

Cryptographic hash functions play a crucial role in networking and communication security, including their use for data integrity and message authentication. Keccak hash algorithm is one of the finalists in the next generation SHA-3 hash algorithm competition. It is based on the sponge construction whose hardware performance is worth investigation. We developed an efficient hardware architecture for the Keccak hash algorithm on Field-Programmable Gate Array (FPGA). Due to the serialization exploited in the proposed architecture, the area needed for its implementation is reduced significantly accompanied by higher efficiency rate. In addition, low latency is attained so that higher operating frequencies can be accessed. We use the coprocessor approach which exploits the use of RAM blocks that exist in most FPGA platforms. For this coprocessor, a new datapath structure allowing parallel execution of multiple instructions is designed. Implementation results prove that our Keccak coprocessor achieves high performance in a small area.