一种采用新型复合沟道GaN HEMTs低噪声分布式放大器

设计研制了一种新型的低噪声分布式放大器,采用了栅长为1μm的低噪声复合沟道Al0.3Ga0.7N/Al0.05Ga0.95N/GaN HEMT(CC-HEMT).给出了低噪声分布式放大器的仿真和测试结果.测试结果显示低噪声分布式放大器在2～10GHz频率范围内,输入和输出端口驻波比均小于2.0,相关增益大于7.0dB.带内增益波纹小于1d8.在2～6GHz频率范围内,噪声系数小于5dB;在2～10GHz频率范围内,噪声系数小于6.5dB;测试结果与仿真结果较吻合.     

基于ADS的平衡式低噪声放大器设计

平衡放大技术有着驻波特性好,增益高、易级联的优点。本文将平衡放大技术应用到低噪声放大器的设计中,在保证低噪声和功率增益的同时,用以提高低噪声放大器的驻波比和增益平坦度。ADS仿真结果表明,在5.3-6.3 GHz的频带范围内,低噪声放大器绝对稳定,噪声系数≤1.182 dB,功率增益达到10 dB,并且通过采用平衡放大技术,输入输出驻波比≤1.3∶1,带内波动≤1dB,提高了低噪声放大器的有效工作带宽。     

一种S波段低噪声放大器的设计

基于Siemens的NPN射频晶体管BFP420,设计出一款适合于S波段的低噪声放大器,本设计使用了宽带匹配技术,结合微带线和集总元件设计出宽带的匹配网络。放大器适用频率范围:1.8 GHz～3.2 GHz,可用带宽1.4 GHz,相对带宽56%,属超宽带低噪声放大器。测试结果表明,在可用频段范围内,放大器增益波动3.7 dB,输入驻波比VSWR<1.8 dB,输出驻波比VSWR<1.295 dB;1.8 GHz增益G=12.53 dB、噪声系数NF=1.128 dB;3.2 GHz增益G=8.79 dB、噪声系数NF=1.414dB。本设计可满足无线蓝牙、WIFI,Zigbee等多种2.4 GHz主流ISM无线设备的应用要求。     

一种采用新型复合沟道GaN HEMTs低噪声分布式放大器

设计研制了一种新型的低噪声分布式放大器,采用了栅长为1μm的低噪声复合沟道Al0.3Ga0.7N/Al0.05Ga0.95N/GaN HEMT (CC-HEMT). 给出了低噪声分布式放大器的仿真和测试结果. 测试结果显示低噪声分布式放大器在2~10GHz频率范围内,输入和输出端口驻波比均小于2.0,相关增益大于7.0dB,带内增益波纹小于1dB . 在2~6GHz频率范围内,噪声系数小于5dB;在2~10GHz频率范围内,噪声系数小于6.5dB; 测试结果与仿真结果较吻合.     

超宽带低温接收机后级低噪声放大器设计

设计了一种用于超宽频低温接收机后级放大的宽带低噪声放大器,并给出了仿真和测试结果。该低噪声放大器采用三个单片级联,并在级间加入了均衡和衰减网络对增益进行修正,使增益平坦度得到很大改善,同时对噪声等指标影响较小。最终实现的低噪声放大器在1～9GHz 频率范围内,常温噪声系数优于2dB,增益大于35dB,平坦度小于3.5dB,输入输出驻波比小于2.5,输出1dB 压缩点功率大于10dBm。     

C波段低噪声放大器的设计

介绍了C波段低噪声放大器的设计和研制过程,并给出了研制结果.它采用平衡式电路结构来达到宽带、低噪声的性能.该放大器在5～6GHz的性能指标为:小信号功率增益GP≥30dB,增益波动△GP≤0.8dB,输出P-1≥10dBm,噪声系数NF≤1.0dB,输入驻波比≤1.2:1,输出驻波比≤1.2:1.     

X波段低噪声放大器设计

针对目前X波段低噪声放大器的电路拓扑结构不易选择,故提出了一种采用微带分支线匹配结构和三级级联方式的X波段低噪声放大器(LNA)。放大器选用NEC低噪声放大管NE3210S01,利用ADS(Advanced Design System)软件设计、仿真、优化,放大器实测结果表明:在9.2 GHz～9.6 GHz频带内,噪声系数小于1.7 dB,带内增益达到33.5 dB,带内增益平坦度ΔG≤±0.3 dB,输入、输出驻波比均小于1.5。该放大器已应用于X波段接收机,效果良好,其设计方法可供工程应用参考。     

4GH_zGaAsFET低噪声放大器及其CAD

本文报告了一种用于某卫星通信工程的4GHz频段低噪声放大器的研制情况及实验结果。在放大器的设计中,采用了先进的计算机辅助设计(CAD)方法,对放大器的增益-频率响应及输入、输出驻波比进行优化,而对放大器的噪声性能进行了精心的实验调整,均获得较好结果。在3.7～4.2GHz频率范围内,4级放大器净增益大于50dB,带内波动小于±0.5dB,等效噪声温度≤70K。     

基于ADS的C波段的低噪声放大器仿真设计研究

低噪声放大器是接收机中最重要的模块之一,文中采用了低噪声、较高关联增益、PHEMT技术设计的ATF-35176晶体管,设计了一种应用于5.5～6.5 GHz频段的低噪声放大器。为了获得较高的增益,该电路采用三级级联放大结构形式,并通过ADS软件对电路的增益、噪声系数、驻波比、稳定系数等特性进行了研究设计,最终得到LNA在该频段内增益大于32.8 dB,噪声小于1.5 dB,输入输出驻波比小于2,达到设计指标。     

基于CMOS工艺的RFID双频低噪声放大器设计与仿真

设计出一种可应用于RFID系统,同时工作在915 MHz和2.45 GHz的双频段低噪声放大器.该设计以最大程度降低噪声为目标,采用并联LC网络替代传统单一高感值电感,并引入电流复用技术,最终实现高增益低功耗的双频段低噪声放大器的设计目标.仿真结果如下:在915MHz和2.45GHz的频率下,噪声系数均小于0.6dB;S(1,1)小于—15dB;S(2,2)小于—11dB;输入驻波比≤1.4;输出驻波比≤1.8;1dB压缩点约为—16.5dBm.仿真结果表明,在两个频段中的测试结果均优于预期指标的要求,为实际双频段低噪声放大器的设计及优化提供参考。     

一种低功耗宽带低噪声放大器

设计了一种应用于无线传感网的低功耗宽带低噪声放大器。通过使用电容交叉耦合的共栅放大器结构来提高增益,同时实现宽带输入阻抗匹配。运用PMOS和NMOS层叠结构实现电流复用,降低了功耗。该低噪声放大器采用0.18 μm SMIC CMOS工艺设计。后仿真结果表明,该放大器在1.8 V电源供电下的功耗仅为0.712 mW,在3 dB带宽0.043~1.493 GHz范围内的峰值增益为20.44 dB,最小噪声系数为4.024 dB,输入3阶交调点为-3.73 dBm。     

一种低功耗双频段低噪声放大器

基于TSMC 0.18 μm CMOS工艺,设计并实现了一种双频段低噪声放大器(DB-LNA)。在输入级中,采用了2个LC并联谐振网络串联结构,结合PMOS管的源极负反馈电感,实现了DB-LNA在双频段的输入阻抗匹配。在放大级中,采用CMOS互补共源放大结构和电流复用技术,在提高系统增益的同时,实现了DB-LNA的低功耗。在输出级中,采用NMOS晶体管作电流源的源跟随器,对信号电压进行缓冲,实现了输出阻抗匹配。利用ADS进行仿真验证,结果表明,该低噪声放大器在1.9 GHz和2.4 GHz 2个工作频段下,其增益(S₂₁)分别为26.69 dB和20.12 dB;输入回波损耗(S₁₁)分别为-15.45 dB和-15.38 dB;输出回波损耗(S₂₂)分别为-16.73 dB和-20.63 dB;噪声系数(NF)分别为2.02 dB和1.77 dB;在3.5 V的工作电压下,静态功耗仅有9.24 mW。     

一种低压低功耗有源电感

提出了一种低压低功耗有源电感(LVLPAI)。它由新型正跨导器、负跨导器以及电平转换模块构成。其中,电平转换模块与新型正跨导器的输入端和负跨导器的输出端连接,同时,新型正跨导器采用了PMOS晶体管,并将栅极和衬底短接,最终使得有源电感可在低压下工作,且在不同频率下具有低的功耗。基于0.18 μm RF CMOS工艺进行性能验证,并与传统AI进行对比。结果表明,LVLPAI和传统AI比较,在1.5 GHz、2.7 GHz、4.4 GHz这三个频率处分别取得三个电感值3 326 nH、1 403 nH、782 nH的条件下,前者和后者的工作电压分别为0.8 V、1 V、1.2 V和1.5 V、1.6 V和1.7 V,分别下降了46.7%、37.5%、29.4%;功耗分别为0.08 mW、0.25 mW、0.53 mW和0.14 mW、0.31 mW、0.62 mW,分别下降了42.9%、19.4%、14.5%。     

低压、低功耗SOI电路的进展

最近 IBM公司在利用 SOI(Silicon- on- insulator)技术制作计算机中央处理器 (CPU)方面取得了突破性的进展 ,该消息轰动了全世界。SOI电路最突出的优点是能够实现低驱动电压、低功耗。文中介绍了市场对低压、低功耗电路的需求 ,分析了 SOI低压、低功耗电路的工作原理 ,综述了当前国际上 SOI低压、低功耗电路的发展现状。     

一种低抖动低杂散的亚采样锁相环

设计了一个5.156 25 GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化。该亚采样锁相环在40 nm CMOS工艺下实现,在1.1 V的供电电压下,功耗为7.55 mW;在156.25 MHz频偏处,杂散为-81.66 dBc;亚采样锁相环输出时钟的相位噪声在10 kHz~100 MHz区间内积分,得到均方根抖动为0.26 ps。     

Low Voltage Low Power Single Ended Operational Transconductance Amplifier for Low Frequency Applications

Wireless Personal Communications - This paper presents the designing of a low voltage low power single ended operational transconductance amplifier (OTA) for low frequency application. The designed...     

改进结构的低压低功耗CMOS带隙基准源

提出了一种低电压、低功耗、中等精度的带隙基准源,针对电阻分流结构带隙基准源在低电源电压下应用的不足作出了一定的改进,整体电路结构简单且便于调整,同时尽可能地减少了功耗.该电路采用UMC 0.18 μm Mixed Mode 1.8 V CMOS工艺实现.测试结果表明,电路在1 V电源电压下,在-20～30℃的温度范围内,基准电压的温度系数为20×10-6/℃,低频时的电源电压抑制比为-54 dB,1 V电源电压下电路总功耗仅为3μW.     

70MHz低噪声低失真调相器

本文介绍了一种低噪声低失真相位调制器的设计方法，对电路进行了具体的分析和设计，给出了主要技术指标的实验结果。     

低压低功耗Sigma-Delta调制器综述

在低供电电压下,Sigma-Delta调制器因信号摆幅的限制很难达到较高的精度和线性度。工作在低压弱反型区的MOS管限制了电路的速度、增益和MOS开关的性能。总结了近年来低压、低功耗Sigma-Delta调制器的研究成果。在Sigma-Delta调制器的结构与电路设计方面,介绍了离散和连续时间调制器在低压下面临的问题及解决方案。     

低延迟低电压电流比较器

设计了一种基于改进共源共栅电流镜的CMOS电流比较器,该比较器在1 V电压且电压误差±10%的状态下都正常工作,同时改进后的结构能够在低电压下取得较低的比较延迟。电路的输入级将输入的电流信号转化为电压信号,电平移位级的引入使该结构能够正常工作在不同的工艺角和温度下,然后通过放大器和反相器得到轨对轨输出电压。基于SMIC 0.18μm CMOS工艺进行了版图设计,并使用SPECTRE软件在不同工艺角、温度和电源电压下对电路进行了仿真。结果表明,该电路在TT工艺角下的比较精度为100 nA,平均功耗为85.53μW,延迟为2.55 ns,适合应用于高精度、低功耗电流型集成电路中。