基于时钟边沿检测的异步FIFO设计实现

本文首先介绍异步FIFO的概念、基本结构和应用,然后分析传统异步FIFO设计中存在的部分问题,提出一种新颖的基于时钟边沿检测的异步FIFO设计方法,并对其进行综合仿真测试,给出测试分析结果.     

异步FIFO抗SEU设计

在高空高能粒子的影响下，航天或航空电子设计中广泛使用的异步FIFO容易产生单粒子翻转，从而导致功能紊乱甚至失效。因此在面向航天或航空的高安全电子设计中需采用容错设计来提高异步FIFO电路的抗辐射能力。但传统的三模冗余设计应用于异步FIFO时有一定的局限性，会出现由指针错误引起的某一通道的数据持续出错、跨时钟域导致的输出数据不同步等降低三模冗余防护能力的问题。针对该问题，文中提出适用于异步FIFO的新的电路结构及三模冗余方案。经仿真证明，采用新三模冗余方案构建的异步FIFO在辐射环境下能快速纠正指针错误，同步三路冗余数据，使其具有更高的单粒子防护效果。     

基于FPGA异步FIFO的研究与实现

通过分析异步FIFO的结构和关键技术，以减少电路中亚稳态出现概率为主要目的．提出了一种有效实现异步FIFO的设计新方法。结合FPGA对设计的异步FIFO进行了验证并针对两种FIFO模型做了性能比较．结果表明该设计大大提高了工作频率和资源利用率。     

异步FIFO和PLL在高速雷达数据采集系统中的应用

将异步FIFO和锁相环应用到高速雷达数据采集系统中用来缓存A/D转换的高速采样数据,解决嵌入式实时教据采集系统中,高速采集数据量大,而处理器处理速度有限的矛盾,提高系统的可靠性.根据FPGA内部资源的特点,将FIFO和锁相环设计在一块芯片上.因为未使用外挂FIFO和PLL器件,使得板卡设计结构简单,并减少硬件板卡的干扰.由于锁相环的使用,使得整个采集系统时钟管理方便.异步FIFO构成的高速缓存具有一定通用性,方便系统进行升级维护.     

使用FIFO完成数据传输与同步(中)

将数据从一个时钟域同步至另一个时钟域,常用的两个方法为:1、使用握手(handshake)信号;2、使用FIFO.使用握手方法的缺点是传递及辩识用于数据传输的所有握手信号所需的潜伏时间(1atency)会增加延迟并降低传输效率.因此时钟域之间传递数据最常用的方法是使用FIFO.异步FIFO的运作(operation)方法是:数据从一个时钟域写入FIFO,该数据从另一个时钟域自FIFO读出.本文讨论两种异步FIFO的设计技巧:1、比较同步指针;2、比较异步指针.     

关于异步FIFO设计的探讨

在两个不同时钟域中传送数据时,异步先进先出(FIFO,First In First Out)通常被用来保证数据传送的安全性.将某一个时钟域中的数据安全地传送到另一个时钟域中,需要多异步时钟设计技术.关于FIFO设计方法的报道有很多,但我们很难分析其正确性.文章较为详细地介绍了利用格雷码指针实现不同时钟域数据传输的FIFO设计.     

高速异步FIFO设计

文章介绍了异步FIFO的整体结构、功能和工作原理以及具体的异步FIFO设计方法,分析并解决了数据在不同时钟域之间进行传输时产生的亚稳态问题,着重对判断空／满逻辑电路进行了分析设计。改善了传统需要增加状态位来判断空／满状态的设计方案,提出了一种新的空／满判断方法,同时还给出了部分异步FIFO设计的verilog源代码。最后提供了计算FIFO存储器字数目的相关公式,为FIFO存储器字的大小设计提供了参考。     

高速差分FIR滤波器的设计与实现

设计了一种对高速差分信号进行FIR滤波的滤波器结构。该结构采用FPGA内部RAM构成的异步FIFO乒乓接收高速输入数据，并以分频速率输出进行实时处理。FIR滤波器用VHDL语言和原理图相结合描述，并综合到Altera公司的Stratix系列芯片。综合结果表明．该设计能够接收高速差分信号，并能稳定工作在输入时钟的分频频率下。     

一种基于虚拟地址页的异步FIFO的FPGA设计与实现

为了实现异步时钟域之间数据高速、稳定的传输,文章设计了一个基于FPGA的异步FIFO.采用格雷码作为地址编码,引入虚拟地址页来产生标志位.并用Verilog HDL语言描述了深度为16的异步FIFO,在ALTERA的Cyclone系列FP-GA上对电路进行了验证.根据逻辑分析仪观测的结果可知,设计的异步FIFO可以稳定工作在100MHz时钟,达到了高速电路的设计要求.最后对设计进行了最坏情况的理论分析,证明了设计很好地避免了亚稳态问题.     

异步FIFO设计中两个关键问题的研究

在一个数字系统中往往会包含有多个不同的时钟域．采用异步FIFO可实现各个时钟域间的高速传输。在异步FIFO的设计过程中．系统的亚稳态问题及如何正常读写问题是本文讨论的重点。     

Pausible clocking-based heterogeneous systems

This paper describes a novel communication scheme, which is guaranteed to be free of synchronization failures, amongst multiple synchronous and asynchronous modules operating independently. In this scheme, communication between every pair of modules is done through an asynchronous first-in first-out (FIFO) channel; communication between a module and the FIFO is done using a request/acknowledge handshaking. Synchronization of handshake signals to the local module clock is done in an unconventional way-the local clock built out of a ring oscillator is paused or stretched, if necessary, to ensure that the handshake signal satisfies setup and hold time constraints with respect to the local clock. In order to validate this scheme, we implemented a test chip in 0.5-μm CMOS. This chip is designed as a ring, composed of two synchronous modules, an asynchronous module, and two asynchronous FIFOs. Each module functions as a receiver to one module and a sender to another module. Test results show that the chip functions reliably up to 456 MHz     

Testing of Synchronizers in Asynchronous FIFO

This paper presents a test method for testing two-D-flip-flop synchronizers in an asynchronous first-in-first-out (FIFO) interface. A faulty synchronizer can have different fault behaviors depending on the input application time, the fault location, the fault mechanism, and the applied clock frequency. The proposed test method can apply the input patterns at different time and generate capture clock signals with different frequency regardless of phase-locked loop (PLL) of the design. To implement the proposed test method, channel delay compensator, delayed scan enable signal generator, launch clock generator, and capture clock generator are designed. In addition, a well-designed calibration method is proposed to calibrate all programmable delay elements used in the test circuits. The proposed test method evolves to several test sections to detect all possible faults of the two-D-flip-flop synchronizers in the asynchronous FIFO interface.     

异步FIFO在FPGA与DSP通信中的运用

利用异步FIFO实现FPGA与DSP进行数据通信的方案.FPGA在写时钟的控制下将数据写入FIFO,再与DSP进行握手后,DSP通过EMIFA接口将数据读入.文中给出了异步FIFO的实现代码和FPGA与DSP的硬件连接电路.经验证,利用异步FIFO的方法,在FPGA与DSP通信中的应用,具有传输速度快、稳定可靠、实现方...     

多FIFO灵活定制SDRAM控制器设计

针对SDRAM控制器设计复杂且可复用性低的特点,基于VerilogHDL提出了一种简单且可灵活定制异步FIFO的SDRAM控制器实现。图像预处理时经常会用到SDRAM来作为缓存,SDRAM的工作频率很高,所以一般会用异步FIFO缓存数据匹配它的频率,但是每次都重新设计FIFO的控制显然太繁琐。本设计结合FPGA的特点一方面简化SDRAM的控制时序提高了系统性能,另一方面在控制器中嵌入多路异步FIFO,当面对不同的设计需要时只需给设计关心的异步FIFO加载上数据、时钟、深度以及地址则可。既节约了逻辑资源又实现了重复使用的目的为后续设计节省了时间。     

FPGA设计中的跨时钟域问题

随着FPGA设计中的时钟频率越来越高,时钟方案越来越复杂,跨时钟域问题变成了设计和验证中的关键点。为了解决跨时钟域问题对FPGA设计造成功能错误,对跨时钟域信号采用两级寄存器或多级寄存器同步、握手协议和异步FIFO等同步方法;同时还提出了不检查时序、修改SDF文件和添加约束文件三种仿真中的技术,解决了跨时钟域产生的亚稳态现象对FPGA仿真验证造成的影响。     

光传送网中复用映射电路的设计

为了简化光传送网中光数据单元的时钟电路设计、降低成本,提出了一种基于均匀缺口时钟的同步电路。首先,采用异步FIFO实现缺口同步时钟的生成;然后,通过带有缺口的同步时钟设计了一种复用映射电路,处理不同类型的光数据单元,实现信号频偏吸收、时钟数据恢复和前向错误纠错。并通过电路仿真证明,该方案设计的电路可达到与传统方案相同的性能,且设计和实现采用虚拟时钟替代锁相环,使电路更加简单经济。     

基于VHDL的异步FIFO设计

FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器（每次时钟到来仅有1位发生改变）表示读／写指针,设计二级同步链为跨越不同时钟域的读／写指针,以提供充足的稳定时间,并通过对比格雷码指针产生空满标志位。该设计采用VHDL语言进行设计,利用ALTERA公司的FPGA得以实现。经验证进一步表明,模块化的设计不仅避免了亚稳态的产生,增大平均无故障工作时间（MBTF）,也使工作效率大为提升。     

A Scalable Dual-Clock FIFO for Data Transfers Between Arbitrary and Haltable Clock Domains

A robust, scalable, and power efficient dual-clock first-input first-out (FIFO) architecture which is useful for transferring data between modules operating in different clock domains is presented. The architecture supports correct operation in applications where multiple clock cycles of latency exist between the data producer, FIFO, and the data consumer; and with arbitrary clock frequency changes, halting, and restarting in either or both clock domains. The architecture is demonstrated in both a 0.18- mum CMOS full-custom design and a 0.18-mum CMOS standard cell design used in a globally asynchronous locally synchronous array processor. It achieves 580-MHz operation and 10.3-mW power dissipation while performing simultaneous FIFO read and write operations at 1.8 V.     

异步Viterbi解码器同步接口的设计

提出了一种利用异步 FIFO ( First In First Out)连接异步逻辑电路与同步逻辑电路的方法 ,并设计实现了相应的异步 FIFO电路 ,作为连接异步 viterbi解码器和其他同步逻辑电路的同步接口。对异步 FIFO的级数与异步 viterbi解码器内部的时序关系进行了分析。用逻辑仿真的动态时序分析表明 ,当同步电路时钟的周期大于 130 ns时 ,具有同步接口的异步 viterbi解码器可以与同步电路正常协同工作。具有简单接口电路的异步解码器 ,既能发挥异步电路功率效率高的优点 ,而且能嵌入同步电路系统     

一种FIFO器件的失效模式分析

异步FIFO常应用于在异步时钟域之间进行数据传输。本文根据应用过程中数据帧头重复首字节的异常现象,对FIFO器件M67024的一种失效模式进行分析和说明。进而分析FIFO因设计原理而存在的共性使用要求,并提出针对该类型FIFO失效模式,电路设计人员应当注意的设计规则。