WBAN中Δ-Σ调制器的设计及纳米级实现

基于15 bit字长累加器和预设LSB噪声抑制技术,在90 nm CMOS工艺下对MASH结构Δ-Σ调制器进行了优化设计和实现。实验结果表明,优化后的Δ-Σ调制器能够在噪声抑制性能、器件尺寸及功耗上达到最优化的平衡,器件尺寸仅为40.5μm×45μm,功耗仅为34μW,满足无线人体局域网器件微型化和超低功耗的严格要求。作为阶段性研究,实验结果为下一步无线收发器的设计提供了重要的理论及设计参考。     

数字∑-△调制器的FPGA设计与实现

∑-△调制器采用过采样和噪声整形技术,能够在一位量化的情况下保证较高的精度,时后续数字信号处理具有极大的吸引力.本文采用数字化技术,用FPGA实现了一个一阶的数字∑-△调制器,输入为8位信号,FPGA快速方便的特点非常适合这种调制器的实现.     

∑-△结构调制器的仿真分析

本文针对∑-△结构的调制器的工作原理,结合数字调制解调的关键技术,利用MATLAB中的∑-△工具箱建立∑-△调制器模型对∑-△结构进行仿真。通过分析调制器的信噪比来研究分析∑-△结构的调制器。     

级联结构的高阶∑-△调制器

介绍了∑-△调制器的转换原理。给出调制器的动态范围与阶数,过采样等因素的关系。提出了一种2-1级联∑-△调制器,整个电路达到三阶的效果,电路稳定。同时分析了由于系数不匹配和有限增益等因素对动态范围的影响。     

开关电容∑△调制器的行为级建模

在MATLAB的SIMULINK环境下，给出了一套开关电容∑△调制器的时域行为级模型。该模型考虑了SC∑△调制器大部分的非线性效应，譬如：时钟抖动、热噪声以及运放的一些限制参数（转换速率、有限DC增益、有限带宽等）。最后给出二阶低通∑△调制器的模拟结果。     

基于Verilog-AMS的∑-△调制器的建模与仿真

分析了作为∑-△型A/D转换器主要部分的∑-△调制器的结构原理的基础上,采用Verilog-AMS语言对其行为进行高层次建模.通过理论分析和Cadence Spectre仿真器对该行为模型进行了仿真验证,并与SPICE仿真结果对比证明该模型正确且易用于系统验证.     

分数频率合成器中数字∑△调制器的设计

本文介绍了分数频率合成器中，数字∑△调制器设计应考虑的因素，描述了四种不同结构的数字∑△调制器，最后对其中一种结构进行设计并用FPGA来实现。     

应用于音频放大器的多位∑-△调制器的设计

为在低过采样率下设计出高性能的调制器,通过采用级间反馈和1位AD/DAC与多位AD/DAC的混合设计,降低多位DAC非线性化而带来的噪声,进一步改善输出信号的信噪比.提出了一种应用于数字音频放大器中的多位∑-△调制器结构.     

过采样∑-△ADC中∑-△调制器分析与研究

分析并讨论了过采样∑-△ADC中过采样技术和噪声整形技术的工作原理,∑-△调制器的级数对整形效果的影响及调制器的结构选择,并用MATLAB语言的simulink工具箱进行了系统级的仿真.     

一种低功耗音频三阶级联△∑调制器设计

本文设计了一种基于数字音频系统应用的低功耗2-1三阶级联1位△∑调制器。电路采用SMIC 0．25um数字CMOS工艺进行设计。仿真结果表明，当输入幅值为1．5V、频率为1KHz正弦波信号、采样率为3．2MHz时，该调制器的SNR和SNDR分别为104dB和96、2dB．而整个调制器的功耗仅为6．18mw。     

A low voltage ∑-△ modulator using switched-current technique

基于全差分开关电流存储单元,设计了一种二阶开关电流∑-△调制器.采用标准0.18 μm数字CMOS工艺,在spectre仿真器下进行优化仿真.实验表明,调制器在1.8V工作电压、5 MHz采样频率、125倍过采样率下,输出波形与Matlab下的行为仿真波形接近,具备调制功能并达到12 bit分辨率.与类似研究相比,本设计在相当的分辨率条件下,实现了低电压工作.     

采用∑-△调制器实现的电源控制器

时二阶1位∑-△调制器原理、系统稳定性进行了分析.由于∑-△调制器采用了过采样技术,能对基带内噪声进行整形,因此输出的信号具有高信噪比.在此基础上,将其应用于DC-DC控制器,设计出了一种数字调制方式降压型直流一直流控制器.这种转换器采用离散时间的∑-△调制器实现,采样频率为10MHz.与传统模拟调制方式的控制器相比,具有高信噪比.易于补偿等特点.     

一种数字陀螺中∑-△ DAC的数字调制器设计和验证

采用单环级联分布式前馈结构(CIFF)设计并实现了一款三阶四比特量化的∑-△数字调制器.噪声传递函数通过局部反馈技术进行了零点优化,并且对各系数进行CSD (Canonical Signed Digit)编码优化.系统建模仿真结果得到SNDR为120.3 dB,有效位数(ENOB)为19.7位.针对多位量化适配问题,采用数据加权平均(DWA)算法对误差进行噪声整形,以减小失配引起的非线性误差.利用增加单元DAC的方法,对DWA算法进行改进,解决了其在直流或低频周期信号下会产生杂波的问题,并对其进行系统建模与仿真.最后利用FPGA验证了IDWA-DAC系统模型的正确性,这种结构能够有效提高动态范围,满足设计要求.     

基于Simulink的∑△调制器的非理想性建模

基于Simulink的系统级模型有助于分析开关电容ΣΔ调制器的各种非理想特性,包括时钟抖动、MOS开关噪声、运算放大器的输入参考噪声、有限直流增益、压摆率和比较器的迟滞性等。为建立各非理想特性与调制器性能之间的关系,对一个非理想特性的5阶单比特ΣΔ调制器进行系统仿真,定量得出各非理想特性对调制器性能的影响。该非理想性系统模型有助于在系统级有效制定出各子模块的性能参数。     

六阶级联∑-△调制器的行为级建模

本文基于Matlab Simulink的环境下构建了一个3级6阶(2-2-2)的开关电容∑-△调制器的行为级模型,在考虑了非理想因素(包括时钟抖动、噪声、有限增益、有限带宽、压摆率、饱和电压等)的条件下,对其待性进行分析研究.仿真结果表明:该调制器在采样速率为51MHz时,信噪比为90dB,有效位数达到14bit.     

基于FPGA的∑-△ADC转换器的设计和实现

针对瞬时采样方法只适合变频器模拟量比较平滑且采样频率较高的场合和平均值采样法要求采样频率高、运算速度快的问题,设计了一种基于FPGA的∑-△ADC转换器,介绍了∑-△ADC转换器的结构原理和Sinc3滤波器的设计.该转换器将∑-△调制器和FPGA有效结合,既提高了采样精度,也提高了模拟信号传输的抗干扰能力及检测装置耐压的能力.实验验证了该转换器的正确性.     

200kHz信号带宽90dB动态范围的高阶∑-△调制器

设计了一个在信号带宽200kHz下,动态范围超过90dB的5阶单环单比特∑-△调制器,该调制器能够很好的应用于中低频GSM接收机中。为了降低电路的复杂程度,提高系统抗噪性,该调制器采用了具有前反馈和负反馈分支的∑-△结构。Matlab仿真结果显示,在1．8V工作电压、0．18μm CMOS工艺条件下,采样频率为21MHz,SNDR为93．9dB,功耗为9．5mW,该系统具有较高实用价值。     

基于∑-△D/A技术的信号发生器的设计及EPLD的应用

介绍了一种基于∑－△调制／解调技术的高精度正弦波信号源的工作原理与电路设计，该设计以专用芯片DSD500为核心，结合单片机控制，特别是大规模可编程逻辑器件的应用，使得整机电路设计简洁，可靠性高。     

基于FPGA的∑-△D/A转换器的设计与实现

数模转换器可以将一个二进制数字量转换成与该数字量成正比的电压值,可应用于可编程电压源、波形发生器等.本文采用数字化技术,用FPGA实现了一个简单的一阶8位∑-△型DAC,只占用几个CLB.FPGA的速度和柔性的输出结构非常适合该DAC的实现.     

基于多比特带通△∑调制器的射频数字功放

为提高射频功放的线性和效率,提出了一种基于多比特带通△∑调制器(BPDSM)的射频数字功放结构并给出了BPDSM的设计方法。针对调制器CRFB实现结构中关键路径过长的问题,利用重定时、流水线和超前计算等技术对实现结构进行了改进,将BPDSM的实现速率提高至200 MHz。提出了多电平开关功放的电路结构,将多个具有独立电源的开关功放单元进行串联,实现了对BPDSM输出多比特脉冲信号的高效开关放大。最后,利用FPGA器件及分立元件实现了频率为30 MHz的数字功放,输出功率为10 W时效率达到60%。