2.5Gb/s宽动态范围光接收机前端放大电路设计

基于UMC 0.18μm CMOS工艺,设计了一种2Gb/s传输速率的宽动态范围光接收机前端放大电路。采用对数放大器来增大接收机的输入动态范围,前置放大器采用差分共源跨阻放大器,并使用有源电感做负载来增大带宽。实验结果表明:该接收机前端电路的增益为80dB,3dB带宽为2.3GHz,2.5Gb/s输出眼图良好,输入动态范围为60dB(1μA～1mA)。     

基于0.18μm CMOS工艺2.5Gb/s宽动态范围光接收机前端放大电路设计

基于0.18μm CMOS工艺设计了适用于2.5Gb/s传输速率的宽动态范围光接收机前端放大电路（包括前置放大器和限幅放大器）.前置放大器采用了RGC输入级的跨阻放大器,并且应用了消直流电路和自动增益控制电路扩展输入动态范围.限幅放大器采用了按比例缩小尺寸、并联峰化和带有有源负反馈的Cherry-Hooper放大器等方法扩展带宽.仿真结果表明：前端放大电路的中频增益为116dBΩ,-3dB带宽为2.13GHz,输入信号动态范围为40dB（0.01～1mA）.     

1Gb/s CMOS调节型共源共栅光接收机

基于特许0.35μm EEPROM CMOS标准工艺设计了一种单片集成光接收机芯片,集成了双光电探测器(DPD)、调节型共源共栅(RGC)跨阻前置放大器(TIA)、三级限幅放大器(LA,limiting amplifier)和输出电路,其中RGCTIA能够隔离光电二极管的电容影响,并可以有效地扩展光接收机的带宽。测试结果表明,光接收机的3dB带宽为821MHz,在误码率为10-9、灵敏度为-11dBm的条件下,光接收机的数据传输速率达到了1Gb/s;在3.3V电压下工作,芯片的功耗为54mW。     

2.5Gb/s 0.35μm CMOS光接收机前置放大器设计

采用0.35 μm CMOS工艺设计并实现了用于SDH系统STM-16(2.5 Gb/s)速率级光接收机前置放大器.此放大器采用+5 V电源电压,中频增益为73 dBΩ,3 dB带宽为2.2 GHz.核面积为0.15 mm×0.20 mm.     

56 Gbit/s PAM4 CMOS光接收机前端电路设计

基于65 nm CMOS工艺设计了一种56 Gbit/s PAM4光接收机前端放大电路.前级为差分形式的跨阻放大器,采用共栅前馈型结构降低输入阻抗,并在输入端串联电感,有效提高了跨阻放大器的带宽和灵敏度.后级放大器采用具有线性增益控制的多级级联可变增益放大器,实现对输出摆幅的自动控制.输出缓冲器采用源极退化技术来拓展带...     

1.25Gb/s CMOS高灵敏度宽动态范围跨阻放大器

采用0.35μm CMOS工艺设计并实现了一种新的应用于1.25Gb/s光纤通信接收机的高灵敏度、宽动态范围跨阻放大器电路。引入电流注入技术提高输入管跨导、优化噪声性能、提高灵敏度。自带直流反馈实现直流消除功能,同时采用自动增益控制机制,提高动态范围。仿真结果表明,该电路具有82.02dBΩ的跨阻增益、872.7MHz的带宽、23.74kHz的低频截止频率,输入等效噪声电流为4.08pA/Hz(1/2),最大输入光信号为+3dBm(2mA),在3.3V的电源电压下,芯片功耗为43.4mW。     

一种光接收机中的高增益宽动态范围跨阻放大器

As the front-end preamplifiers in optical receivers, transimpedance amplifiers （TIAs） are commonly required to have a high gain and low input noise to amplify the weak and susceptible input signal. At the same time, the TIAs should possess a wide dynamic range （DR） to prevent the circuit from becoming saturated by high input currents. Based on the above, this paper presents a CMOS transimpedance amplifier with high gain and a wide DR for 2.5 Gbit/s communications. The TIA proposed consists of a three-stage cascade pull push inverter, an automatic gain control circuit, and a shunt transistor controlled by the resistive divider. The inductive-series peaking technique is used to further extend the bandwidth. The TIA proposed displays a maximum transimpedance gain of 88.3 dBΩ with the -3 dB bandwidth of 1.8 GHz, exhibits an input current dynamic range from 100 nA to 10 mA. The output voltage noise is less than 48.23 nV/√Hz within the -3 dB bandwidth. The circuit is fabricated using an SMIC 0.18 μm 1P6M RFCMOS process and dissipates a dc power of 9.4 mW with 1.8 V supply voltage.     

光通信用宽动态范围10 Gb/s CMOS跨阻前置放大器

采用UMC 0.13 μm CMOS工艺,设计了一种应用于SDH系统STM-64(10 Gb/s)光接收机前置放大器.该前置放大器采用具有低输入阻抗特点的RGC形式的跨阻放大器实现.同时,引入消直流电路来扩大输入信号的动态范围.后仿真结果表明:双端输出时中频跨阻增益约为57.6 dBΩ,-3 dB带宽为10.7 GHz,平均等效输入噪声电流谱密度为18.76 pA/sqrt(Hz),1.2V单电压源下功耗为21 mW,输入信号动态范围40 dB(10 μA～1 mA).芯片面积为0.462 mm×0.566 mm.     

2.5Gb/Scmos光接收机跨阻前置放大器

给出了一种利用0.35μm CMOS工艺实现的2.5Gb/s跨阻前置放大器。此跨阻放大器的增益为59 dB*Ω,3dB带宽为2GHz,2GHz处的等效输入电流噪声为0.8×10-22 A2/Hz。在标准的5V电源电压下,功耗为250mW。PCML单端输出信号电压摆幅为200mVp-p。整个芯片面积为1.0mm×1.1mm。     

一种基于SiGe BiCMOS工艺的单片集成光接收机前端放大电路

基于0.13μm SiGe BiCMOS工艺,设计了一种25 Gbit/s的光接收机前端放大电路单片集成的放大电路。该电路实现了光接收机前端放大电路的单片集成,并采用带反馈系统的跨阻放大器、电感峰化、自动增益控制电路等设计有效提高了增益、带宽和系统稳定性。经仿真与测试,该设计增益达到69.9 dB,带宽为19.1 GHz,并在工业级芯片工作温度(-40℃~+85℃)下带宽误差不超过0.1%。该芯片工作时需要的供电电流为45 mA,功耗为81 mW,信号抖动RMS值为5.8 ps,具有良好的性能和稳定性。本设计提供了一种能够适用于100 Gbit/s(25 Gbit/s×4线)光互连系统的设计方案,具有广泛的应用前景。     

80 Gbit/s PAM4光接收机低噪声模拟前端电路设计

采用UMC 28 nm CMOS工艺,设计了一款应用于光接收机、工作在80 Gbit/s PAM4的低噪声模拟前端电路(AFE)。对噪声和带宽进行折中设计,采用了跨阻放大器(TIA)级联连续时间线性均衡器(CTLE)技术和输入电感峰化技术。为了更好地控制低频增益,进一步拓展带宽,采用了跨导跨阻(gm-TIA)结构的VGA。在输入电容100 fF和供电电压1.2 V下,实现的跨阻增益为48.5 dBΩ,带宽为36.1 GHz,平均等效输入噪声电流为22.6 pA/Hz,功耗为14.5 mW。     

5Gb/s光接收机前端放大电路的设计

利用SMIC0.18μm CMOS工艺设计了适用于同步数字光纤传输系统SONET OC-96(5Gb/s)的光接收机前端放大电路.跨阻放大器(TIA)采用全差分结构,利用震荡反馈技术和可调节共源共栅(RGC)结构来增加其带宽.限幅放大器(LA)采用有源电感反馈和改进的Cherry-Hooper以获得高的增益带宽积.HSPICE仿真结果表明光接收机前端放大电路具有92dBΩ的中频增益,3.7GHz的-3dB带宽,对于输入电流峰峰值从4μA到50μA变化时,50Ω负载线上的输出眼图限幅在550mV,核心电路功耗为60mW.     

基于标准CMOS工艺的1.5Gb/s单片集成光接收机

A monolithically integrated optical receiver, including the photodetector, has been realized in Chartered 0.35μm EEPROM CMOS technology for 850 nm optical communication. The optical receiver consists of a differential photodetector, a differential transimpedance amplifier, three limiting amplifiers and an output circuit. The experiment results show that the receiver achieves an 875 MHz 3 dB bandwidth, and a data rate of 1.5 Gb/s is achieved at a bit-error-rate of 10-9. The chip dissipates 60 mW under a single 3.3 V supply.     

A 1.5 Gb/s monolithically integrated optical receiver in the standard CMOS process

A monolithically integrated optical receiver, including the photodetector, has been realized in Chartered 0.35 μm EEPROM CMOS technology for 850 nm optical communication. The optical receiver consists of a differential photodetector, a differential transimpedance amplifier, three limiting amplifiers and an output circuit. The experiment results show that the receiver achieves an 875 MHz 3 dB bandwidth, and a data rate of 1.5 Gb/s is achieved at a bit-error-rate of 10~(-9). The chip dissipates 60 mW under a single 3.3 V supply.