2～4GHz MMIC低噪声放大器

采用中国电子科技集团公司第十三研究所的GaAs PHEMT低噪声工艺,设计了一款2~4 GHz微波单片集成电路低噪声放大器(MMIC LNA)。该低噪声放大器采用两级级联的电路结构,第一级折中考虑了低噪声放大器的最佳噪声和最大增益,采用源极串联负反馈和输入匹配电路,实现噪声匹配和输入匹配。第二级采用串联、并联负反馈,提高电路的增益平坦度和稳定性。每一级采用自偏电路设计,实现单电源供电。MMIC芯片测试结果为:工作频率为2~4 GHz,噪声系数小于1.0 dB,增益大于27.5 dB,1 dB压缩点输出功率大于18 dBm,输入、输出回波损耗小于-10 dB,芯片面积为2.2 mm×1.2 mm。     

一款25~45 GHz宽带MMIC低噪声放大器

基于砷化镓(GaAs)赝晶型高电子迁移率晶体管(PHEMT)工艺,研制了一款25~45 GHz宽带单片微波集成电路(MMIC)低噪声放大器。该放大器采用三级级联的双电源结构,前两级在确保良好的输入回波损耗的同时优化了放大器的噪声;末级采用最大增益的匹配方式,保证了良好的增益平坦度、输出端口回波损耗以及输出功率。此外还对源电感和宽带匹配都进行了优化,实现了低噪声下的宽带输出。在片测试表明,在栅、漏偏置电压分别为-0.38 V和3 V,电流为60 mA的工作条件下,该放大器在25~45 GHz频带内噪声系数小于2 dB,增益为(22±1.5) dB,输入、输出电压驻波比典型值为2:1,1 dB增益压缩输出功率(P－1 dB)典型值为10 dBm。该低噪声放大器可以用于宽带毫米波收发系统。     

一种5.7 GHz CMOS 全集成低噪声放大器的设计

提出并设计了一种可以完全单片集成的5.7 GHz低噪声放大器(LNA)。该电路结构利用MOSFET自身的栅寄生电阻,通过简单的LC网络变换实现输入匹配;并采用跨阻结构,实现输出匹配。该电路采用TSMC 0.35μm CMOS工艺,用ADS模拟软件进行分析与优化。结果表明,设计的低噪声放大器,其增益为11.34 dB,噪声系数为2.2 dB,功耗12 mW,输入反射系数-33dB,线性度-4 dBm。     

一种3~5GHz超宽带单端输入差分输出LNA

采用0.18μm CMOS工艺设计了一种应用于UWB的低噪声放大器(low noise amplifier,LNA).该LNA工作频率为3~5GHz,采用Matlab数学建模方法优化噪声系数,同时采用了单端输入差分输出的电路结构实现信号差分输出;采用了RC反馈技术和源级负反馈技术进行输入宽带匹配.设计使用Cadence软件进行后仿真,仿真结果显示,平均输出增益(S21、S31)为16.1dB,3~5GHz范围内S11-10.9dB,NF为2.04~2.68dB,差分输出端口最大误差相位为4°.使用1.8V电源供电,直流功耗为18.4mW.     

2～12 GHz CMOS超宽带低噪声放大器设计

提出了一种基于双反馈电流复用结构的新型CMOS超宽带(UWB)低噪声放大器(LNA),放大器工作在2～12 GHz的超宽带频段,详细分析了输入输出匹配、增益和噪声系数的性能。设计采用TSMC 0.18μm RF CMOS工艺,在1.4 V工作电压下,放大器的直流功耗约为13mW(包括缓冲级)。仿真结果表明,在2～12 GHz频带范围内,功率增益为15.6±1.4 dB,输入、输出回波损耗分别低于-10.4和-11.5 dB,噪声系数(NF)低于3 dB(最小值为1.96 dB),三阶交调点IIP3为-12 dBm,芯片版图面积约为712μm×614μm。     

一种电流舵结构大范围连续可变增益LNA

设计了一款应用于4G(TD-LTE)的可变增益低噪声放大器(VGLNA)。输入级采用共栅极跨导增强结构,实现了电路的输入阻抗匹配,并且加入共栅极噪声抵消电路,降低了电路的噪声系数;第2级采用改进型电流舵结构,实现了电路的增益大范围连续可变;输出级采用源跟随器,实现了良好的输出阻抗匹配。基于TSMC 0.18 μm CMOS工艺,利用安捷伦射频集成电路设计工具ADS2009进行仿真验证。结果表明:在1.88~2.65 GHz频段内,该LNA在2.7~39.3 dB增益范围内连续可变,且输入端口反射系数S₁₁小于－10 dB,输出端口反射系数S₂₂小于－20 dB,最小噪声系数NF为2.6 dB,最大3阶交调点IIP3达到2.7 dBm。     

2~26GHzGaAs单片功率放大器

报道了一个具有低噪声性能的2~26GHz GaAs超宽带单片功率放大器的研究结果,介绍了模型提取、电路设计和单片制作的全过程.放大器采用分布式设计,在超宽带频率范围内增益为6.5±0.5dB,输入输出驻波比小于2.0.在2~20GHz内测得输出功率大于300mW,噪声系数为3.5~5.5dB.单片放大器包括所有匹配、隔直及偏置电路,芯片面积为3.2mm×1.275mm×0.1mm.     

宽带低噪声放大器单片微波集成电路

从行波放大器设计理论出发,研制了一款基于低噪声GaAs赝配高电子迁移率晶体管(PHEMT)工艺设计的2~20 GHz单片微波集成电路(MMIC)宽带低噪声放大器。该款放大器由九级电路构成。为了进一步提高放大器的增益,采用了一个共源场效应管和一个共栅场效应管级联的拓扑结构,每级放大器采用自偏压技术实现单电源供电。测试结果表明,本款低噪声放大器在外加+5 V工作电压下,能够在2~20 GHz频率内实现小信号增益大于16 dB,增益平坦度小于±0.5 dB,输出P-1 dB大于14 dBm,噪声系数典型值为2.5 dB,输入和输出回波损耗均小于-15 dB,工作电流仅为63 mA,低噪声放大器芯片面积为3.1 mm×1.3 mm。     

一种高增益的宽带低噪声放大器的设计

采用SANAN公司的0.25μm E-Mode pHEMT工艺,基于ADS仿真,设计了一款工作频率为2.0～4.2 GHz的两级级联的宽带LNA芯片。芯片采用电阻偏压的方式,实现了3.3 V单电源供电。同时,设计了一种改进型的RLC并联负反馈结构,实现了宽带匹配。仿真结果表明,该LNA在2.0～4.2 GHz频段内,最大增益为30.9 dB,增益平坦度为±0.6 dB左右,输入回波损耗小于-9 dB,输出回波损耗小于-12 dB;噪声系数为(1.2±0.14) dB;系统稳定性因子K在全频带内大于2.8;芯片面积为0.78 mm×2.2 mm。     

一种3.1~10.6GHz超宽带低噪声放大器设计

设计了一种基于TSMC 0.13μm CMOS工艺,用于3.1～10.6GHz带宽的CMOS低噪声放大器。输入级采用共栅极结构,在宽频带内能较好地完成输入匹配。放大级采用共源共栅结构,为整个电路提供合适的增益。输出则采用源极输出器来进行输出匹配。使用ADS2006软件进行设计、优化和仿真。仿真结果显示,在3.1GHz～10.6GHz带宽内,放大器的电源电压在1.2V时,噪声系数低于2.5dB,增益为20.5dB,整个电路功耗为8mW。     

1.5-6GHz增益和噪声系数稳定的两级超宽带CMOS低噪声放大器设计与性能模拟

 针对UWB应用设计实现了一个1.5-6GHz的两级CMOS低噪声放大器(LNA). 通过引入共栅(CG)和共源(CS)结构以获得宽范围内的输入匹配,采用电流镜和峰化电感进行电流复用,所提出的LNA实现了非常平坦化的功率增益和噪声系数(NF). 经标准0.18μm CMOS工艺实现后,版图后模拟结果表明在1.5-5GHz频率范围内功率增益(S21)为11.45±0.05dB,在2-6GHz频率范围内噪声系数(NF)为5.15±0.05dB,输入损耗(S11)小于-18dB. 在5GHz时,模拟得到的三阶交调点(IIP3)为-7dBm,1dB压缩点为-5dBm.在1.8V电源电压下,LNA消耗6mA的电流,版图实现面积仅为0.62mm^2.     

1～4 GHz宽带低噪声放大器的设计

通过在两级级联放大器的后一级中采用负反馈网络来拓展放大器的工作频带,并在放大器的偏置网络中添加吸收回路来提高放大器的稳定性和改善其输入输出驻波比.利用ATF-54143设计了一款工作于1～4GHz的性能优良低噪声放大器(LNA).仿真结果显示,其增益G=21.3±0.35 dB,噪声系数NF≤1.2 dB,输入输出反射...     

深亚微米CMOS低噪声放大器的设计

通过一个符合性能指标的，用于射频接收系统的CMOS低噪声放大性能的设计，讨论了深亚微米MOSFET的噪声情况，并在满足增旋和功耗的前提下，对低噪声放大噪声性能进行分析和优化，该LNA工作在2.5GHz电源电压，直流功耗为25mW，能够提供19dB的增益（S21），而噪声系数仅为2.5dB，同时输入匹配良好，S11为-45dB，整个电路只采用了一个片外电感使电路保持谐振，此设计结果证明CMOS工艺在射频集成电路设计领域具有可观的潜力。     

0.13微米CMOS双通道超宽带低噪声放大器设计

本文设计了一款超宽带低噪声放大器,并对设计流程进行分析仿真.该低噪放采用双通道结构,有效的输入阻抗匹配、平稳的增益和低噪声等性能可以同时实现.应用ADS工具TSMC 0.13μm CMOS工艺库的仿真结果表明,其最大功率增益为14.2dB,在8GHz频点的IIP3为-4dBm,输入、输出反射系数分别小于-10.2dB和-10.89dB,噪声指数单调下降到1.46dB,并且总功耗和带内最大增益摆幅较低.     

5~22GHz平坦高增益单片低噪声放大器

使用0.25μm G aA s PHEM T工艺技术,设计和制造了性能优良的5-22 GH z两级并联反馈单片低噪声放大器。在工作频率5-22 GH z内,测得增益G≥18 dB,带内增益波动ΔG≤±0.35 dB,噪声系数N F≤3.2 dB,输入输出驻波V SW R≤1.7,最小分贝压缩点输出功率P1dB≥10.5 dBm,电流增益效率达2.77 mA/dB。测试结果验证了设计的正确性。     

Design of Low Power 2.4GHz CMOS Cascode LNA with Reduced Noise Figure for WSN Applications

In this paper, a narrowband cascode Low Noise Amplifier (LNA) with shunt feedback is proposed. A typical inductively degenerated cascode LNA can be treated as a Common Source-Common Gate (CS-CG) two stage LNA. The series interstage inductance is connected between CS-CG stages to increase the power gain. An additional inductance which is connected at the gate of CG stage is used to cancel out the parasitic capacitance of CG stage therefore reduces the noise figure of CG stage. The shunt feedback is used to improve the stability and input impedance matching. This configuration provides better input matching, lower noise figure, low power consumption and good reverse isolation. The proposed LNA exhibits the gain of 13 dB, input return loss of ?11 dB, noise figure of 2.2 dB and good reverse isolation of ?42.8 dB at a frequency of 2.4GHz using TSMC 0.13 μm CMOS technology. It produces gain and noise figure better than conventional cascode LNA. The proposed LNA is biased in moderate inversion region for achieving sufficient gain with low power consumption of 1.5mW at a supply voltage of 1.5V.     

L波段砷化镓单片低噪声放大器

设计、研制了一种工作在Ｌ波段的ＧａＡｓ单片低噪声放大器。该放大器在ＨＰ－８５１０Ｂ网络分析仪和ＨＰ－８９７０Ｂ自动噪声仪上的测试结果为：１．１～１．５ＧＨＺ频段，ＮＦ≤２．０ｄＢ，Ｇ≥１８ｄＢ，ＶＳＷＲ（ｉｎ，ｏｕｔ）≤２：１，增益起伏≤０．５ｄＢ；在１．５～２．０ＧＨＺ频段ＮＦ≤２．５ｄＢ，Ｇ≥１８ｄＢ，ＶＳＷＲ（ｉｎ，ｏｕｔ）≤２：１，增益起伏≤±０．５ｄＢ。     

A CMOS 4.1 GHz two-stage cascode LNA with ESD protection

A 4.1 GHz two-stage cascode Low-Noise Amplifier (LNA) with Electro-Static Discharge (ESD) protection is presented in this paper. The LNA has been optimized using ESD and LNA co-design methodology to achieve a good performance. Post-layout simulation results exhibit a forward gain (S21) of about 21 dB, a reverse isolation (S12) of less than –18 dB, an input return loss (S11) of less than –16 dB, and an output return loss (S22) of less than –17 dB. Moreover, the Noise Figure (NF) is 2.6 dB. This design is implemented in TSMC0.18μm RF CMOS technology and the die area is 0.9 mm 0.9 mm.     

基于802.11a协议的无线局域网低噪声放大器和改进的有源双平衡混频器

提出了采用0.18μm CMOS工艺,应用于802.11a协议的无线局域网接受机的低噪声放大器和改进的有源双平衡混频器的一些简单设计概念。通过在5.8 GHz上采用1.8 V供电所得到的仿真结果,低噪声放大器转换电压增益,输入反射系数,输出反射系数以及噪声系数分别为14.8 dB,-20.8 dB,-23.1 dB和1.38 dB。其功率损耗为26.3 mW。设计版图面积为0.9 mm×0.67 mm。混频器的射频频率,本振频率和中频频率分别为5.8 GHz,4.6 GHz和1.2 GHz。在5.8 GHz上,混频器的传输增益,单边带噪声系数（SSB NF）,1 dB压缩点,输入3阶截点（IIP3）以及功率损耗分别为-2.4 dB,12.1 dB,3.68 dBm,12.78 dBm和22.3 mW。设计版图面积为1.4 mm×1.1 mm。