微型星载GPS接收机硬件设计

本文介绍了清华宇航中心航天GPS接收的硬件设计,给出了测试结果和分析。     

GNSS系统接收机自主完好性监测算法

提出一种适用于多星座情况的接收机自主完好性监测算法——基于完好性指标动态分配的完好性监测算法。该算法比传统算法更能适应多星座情况下不同星座观测量属性的差异,其可用性比传统算法提高2％～3％。在多星座和双频情况下,利用该算法分析完好性监测的性能,结果表明,该算法在LPV-200完好性要求下是适用的。     

基于ARM+FPGA北斗接收机设计

作为新一代卫星导航系统,北斗卫星导航系统是我国自主研制的全球卫星定位与通信系统.随着北斗系统的逐步改进和完善以及我国经济、军事、民用等各方面需求的不断加强,北斗系统将具有更多和更广泛的应用领域.本文在了解卫星导航原理的基础上,介绍了一种基于ARM+FPGA架构的导航接收机系统,分别介绍了接收机的硬件系统架构和软件系统架构:接收机的射频前端采用SE4120芯片,基带处理部分采用ARM9内核的AT91 SAM9G20芯片和CycloneⅢ系列的EP3C120F484芯片.同时阐述来接收机的软件设计,包括捕获引擎、跟踪引擎、解凋电文,定位解算等.     

GNSS接收机中窄带干扰检测算法

研究卫星导航接收信号的窄带干扰检测问题,使用传统DFT变换检测GNSS接收机中的窄带干扰需要较长的检测时间,影响实时性。为此,提出了多级DFT检测算法及最优化检测时间模型。检测分为多个等级,频率分辨率随着等级而不断提高,最终得到符合频率分辨率要求的DFT频率检测结果。同时利用最优化检测时间模型计算每级的最佳频率分辨率,使总体检测时间最小。仿真结果表明,利用多级DFT检测算法,可快速检测扩频信号中的窄带干扰信号,为控制技术研究提供了参考。     

基于独立DSP平台的实时卫星导航接收机的设计

以TI公司的TMS320C6416芯片为例,设计实现了基于独立DSP芯片的通用卫星导航接收机平台,说明了如何通过单独的DSP平台实现中频卫星信号的采集、程序和数据的存储、线程调度等功能,以及如何支持多星座卫星导航接收机扩展。实验结果表明,根据本方案实现的平台能够很好地实现实时卫星导航软件接收机的功能。     

基于FPGA和DSP的卫星导航接收机测试平台

介绍了一种基于高性能FPGA和DSP的卫星导航接收机多功能硬件测试平台,给出了平台的硬件框图.在该平台上实现了卫星信号的捕获跟踪,并给出了测试结果.     

应用于导航SoC的专用DMA的设计

卫星导航技术以及社会的快速发展使得高精度定位的需求越来越大.随着导航系统和频点的增加,导航模块中需要处理的数据量越来越大.通用DMA(Direct Memory Access)控制器无法完成大量通道的传输,采用中央处理器(CPU)传输需要占用CPU 大量的时间.应用于导航片上系统(SoC)的专用DMA支持全系统全频点的...     

基于软件接收机的卫星导航信号模拟器性能指标测试

针对卫星导航信号模拟器的性能指标测试评估问题,提出了基于软件接收机的性能指标测试方法;通过分析模拟器性能,包括对动态性能、相位噪声、通道间时延一致性和静态定位精度的综合分析,给出了相应的测试方法和测试流程,并结合卫星导航信号模拟器产生的实际信号对各项性能指标的测试结果进行分析;经测试结果表明,软件接收机可以有效地对卫星导航信号模拟器各项性能指标进行测试,测试结果符合理论预期,满足模拟器性能指标测试评估的需求。     

基于软件总线的星载系统软件设计及其仿真

提出了一种小型探测卫星系统软件的可重用性结构方法,软件结构采用模块化策略,各任务模块间相互通信采用了“软件总线”概念,为每个任务模块提供一个简单的标准化数据通信接口,因此对某一星载系统任务模块的修改或增加或替换时不影响其它任务模块,通过从地面上改变 线上的调度表内容的方法,很容易改变卫星的工作状态。各任务模块通过软件 一功能可独立编程、检测及在星计算机上装入。     

SoC及其应用

介绍SoC和SoPC的功能特性及其应用，SoC技术的研究、发展和应用对社会信息化建设有重大意义。     

基于ARM Cortex-M3核的SoC架构设计及性能分析

主要研究了基于ARM Cortex-M3核的SoC设计方法及不同架构对芯片整体性能的影响。首先从Cortex-M3的结构特点尤其是总线结构特点出发,分析了基于该核的SoC架构设计的要点。然后通过EEMBC的CoreMark程序,对实际流片的一款Cortex-M3核芯片进行了性能测试,并与STM32F103 MCU的测试结果进行了对比,通过实例说明了不同芯片架构对性能的影响。最后,对影响SoC芯片性能的因素,包括芯片架构、存储器速度、工艺、主频等进行了分析和总结。     

基于Petri网和systemC的SoC系统描述

针对Petri网自带信息不足、硬件描述能力弱以及systemC无可视性等缺陷,将Petri网与systemC相结合来进行系统级建模。通过分析Petri网和systemC的相似点,建立Petri网和systemC的映射关系,以便于将Petri网描述的系统模型转化为systemC代码。同时,使用层次建模的方法防止状态爆炸。通过以上方式建立系统级模型,描述片上系统（SoC）嵌入式系统软硬件状态,作为可执行的系统级描述。     

采用AMBA总线的SoC中UART的设计与实现

在“双向有线DTV信道传输SoC芯片”中,采用了AMBA总线作为片上总线,为了与外部设备进行串行通讯,必须设计采用AMBA总线接口的UART。介绍了UART的功能结构与实现方法。采用Top—Down的设计方法进行模块化设计,使用Verilog语言进行描述．最终用FPGA验证通过并投入使用。     

SoC实时信号处理系统中的存储系统设计

在实时信号处理系统中,常常需要对原始数据以及中间处理数据以行或列交错的形式进行访问,使用通用的DDRSDRAM系统难以满足系统的实时要求。在基于SoC（System on Chip）技术的实时信号处理系统中,设计了具有全新体系结构的存储系统,新的存储系统的访存效率达到一般的DDRSDRAM的2～3倍左右。     

SoC设计中的IP核保护方法研究

对现有主要IP核保护方法的原理和性能进行了研究分析,指出了各种方法的优缺点,同时指出了IP核保护方法的发展方向.     

一种集成“龙芯1号”IP核的SoC的体系结构

提出了一种集成“龙芯1号”RISC CPU以及其它12种IP核的SoC的体系结构,并对其性能进行了分析。此外,还将该SoC与目前市场上存在的同类SoC的主要特征进行了对比,该SoC的设计目标定位在低成本、低功耗、高稳定性与安全性的32位嵌入式应用。     

基于多层AHB架构的多核SoC设计

设计并实现一个基于多层AHB架构的多核异构片上系统。以ARM和DSP处理器为核心,对控制密集型任务和计算密集型任务进行合理分配并高效执行。采用分布式存储和共享存储相结合的存储器配置方案,保证数据完整性与程序并行性。利用基于多层AHB的开关矩阵结构,使不同主设备在不竞争同一个从设备时可并行访问总线。实验结果表明,该系统的资源消耗和延迟较小,可支持较大的网络带宽。     

深亚微米SoC芯片的可测试性设计

深亚微米工艺使SoC芯片集成越来越复杂的功能,测试开发的难度也不断提高。由各种电路结构以及设计风格组成的异构系统使测试复杂度大大提高,增加了测试时间以及测试成本。描述了一款通讯基带SoC芯片的DFT实现,这款混合信号基带芯片包含模拟和数字子系统,IP核以及片上嵌入式存储器,为了满足测试需求,通过片上测试控制单元,控制SoC各种测试模式,支持传统的扫描测试以及专门针对深亚微米工艺的,操作在不同时钟频率和时钟域的基于扫描的延迟测试模式,可配置的片上存储器的BIST操作以及其它一些特定测试模式。     

多总线接口信号处理SoC虚拟验证平台的实现

多总线接口信号处理SoC芯片是以信号处理DSP为核心集成了多个总线接口的片上系统,该SoC涉及的总线协议众多,验证复杂、工作量大,验证将是该SoC芯片开发的瓶颈。为了缩短多总线接口信号处理SoC芯片的开发周期,提高该SoC芯片的一次流片成功率,必须采用更为可靠和有效的验证方案。以SoC验证流程及方法为指导,重点介绍了多总线接口信号处理SoC虚拟验证平台的构建和具体实施。验证结果表明,该验证平台能高效、全面验证芯片功能,提高了芯片验证效率,缩短了整个芯片开发周期,为芯片的成功投片提供了可靠保障。