SOC芯片DFT研究与设计

文章首先介绍了SOC系统的DFT设计背景和DFT的各种测试机理,包括基于功能的总线测试机理、基于边界扫描链的测试机理、基于插入扫描电路的测试机理以及基于存储器自测试的测试机理。然后以某专用SOC芯片为例提出了SOC电路的DFT系统构架设计和具体实现方法。主要包括：含有边界扫描BSD嵌入式处理器的边界扫描BSD设计,超过8条内嵌扫描链路的内部扫描SCAN设计,超过4个存储器硬IP的存储器自测试MBIST,以及基于嵌入式处理器总线的功能测试方法。最后提出了该SOC系统DFT设计的不足。     

SOC的可测试性设计策略

介绍了几种主要的VLSI可测性设计技术,如内部扫描法、内建自测试法和边界扫描法等,论述如何综合利用这些方法解决SOC内数字逻辑模块、微处理器、存储器、模拟模块、第三方IP核等的测试问题,并对SOC的可测性设计策略进行了探讨.     

NoC边界扫描测试系统硬件设计

为了解决内部结构日益复杂的片上网络系统故障测试的问题,在研究3×3 2D-Mesh体系结构的NoC系统、边界扫描测试技术和资源节点故障类型的基础上,以FPGA为核心器件设计边界扫描测试系统。完成了数据采集、频率计、放大器、SRAM、IEEE1500 Wrapper等资源节点电路以及资源节点边界扫描链路的接口电路设计,并利用测试软件、信号发生器、万用表和数字示波器,通过边界扫描链路完成对整个硬件设计的测试。测试结果表明该设计性能稳定,为研究NoC系统的边界扫描测试技术提供了硬件平台。     

VXI边界扫描模块接口电路的设计

根据IEEE1149.X标准和VXI总线规范,采用EDA技术对VXI边界扫描模块的接口电路进行了研究和设计,通过仿真和实际测试验证了设计的正确性,很好地将VXI总线技术和边界扫描技术融合在一起,成功研制了一种符合IEEE1149.X标准的C尺寸VXI边界扫描模块。在VXI总线测试领域拓展了边界扫描测试功能,不增加测试系统的成本和复杂性,解决了VXI总线应用领域集成电路的测试问题。     

一种基于边界扫描的FIFO测试方法

针对含先进先出存储器(FIFO)电路板故障检测的问题,提出一种基于边界扫描技术编写Macro对FIFO进行读写数据的测试方法,介绍边界扫描技术测试FIFO的基本原理。通过设计适配板,应用边界扫描测试工具ScanWorks,建立边界扫描链路,编写Macro测试代码,利用JTAG接口进行间接控制,实现对FIFO进行故障检测。给出了测试系统硬件框图、简述了适配板设计要点,提供FIFO电路连接图和软件流程图,并分析FIFO测试的完备性,最后还对FIFO进行了测试验证。     

基于NiosII的边界扫描控制核的设计

本文基于ALTERA公司的Nios软核＋可编程资源FPGA的SOPC平台设计了一个边界扫描控制器IP核。该控制器基于Allera的SOPC系统及Avalon总线规范,完成自定了边界扫描控制核的设计方案及设计流程,通过SOPC中的Avalon总线接口,该控制器产生符合IEEE1149．1标准的边界扪描测试系统,能实现各种边界扫描测试。提高了系统设计的灵活性,加速了边界扫描测试效率。仿真及实验结果表明,该设计能够完成有效高速的边界扫描测试。     

SOC技术与发展预测

随着集成电路的高速发展,SOC(System on Chip)技术已经成为当今的重要发展方向。总线的选择对于SOC来讲至关重要,通过对当今比较标准的coreconnect总线,AMBA总线,Wishbone总线以及OCP总线之间的比较,了解总线的特征。随着SOC集成度的增加,性能的提高,测试技术变的至关重要,重点介绍三种测试技术——基于扫描测试,边界扫描测试以及内建自测试技术。验证是SOC中最重要的环节,通过对验证方法的说明,预测今后SOC的发展方向。     

边界扫描测试技术

边界扫描技术是一种标准化的可测试性设计方法,它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案,极大地方便了系统电路的测试.介绍了边界扫描技术的原理、结构,讨论了边界扫描技术的应用.     

嵌入式数据库SQLite在边界扫描测试系统中的应用

为提高边界扫描测试效率,设计并开发了一种基于嵌入式开源数据库SQLite的边界扫描测试系统.简单陈述了嵌入式数据库SQLite技术、边界扫描测试原理,阐述了边界扫描测试软件模块功能设计和测试数据处理实现方法.测试结果表明,嵌入式数据库SQLite解决了边界扫描测试系统中存在的数据管理问题,提高了数据存储和读取效率,节省了处理数据所占用的资源,降低系统成本,具有较好的应用前景.     

支持边界扫描测试的电路设计

基于IEEE 1149.1标准制定的边界扫描技术能够对复杂电路进行测试,并诊断出硬件问题。首先介绍了边界扫描测试电路的基本结构,针对基于边界扫描的大规模集成电路的特点,论述了为提高电路板的可测试性而采用边界扫描技术进行设计时应注意的一些基本要点,另外,还给出了能够获得良好测试性设计效果的边界扫描电路的设计方案。     

SOC测试结构优化研究

结合SOC测试结构的特点,采用量子进化算法对SOC测试结构进行优化.通过对量子进化算法中群体尺寸、旋转角度的合适设定,达到减少SOC测试所用时间的目的.针对国际SOC标准电路验证表明,与同类算法相比,该算法能够获得较短的测试时间.     

On Concurrent Test of Core-Based SOC Design

In this paper, a method to solve the resource allocation and test scheduling problems together in order to achieve concurrent test for core-based System-On-Chip (SOC) designs is presented. The primary objective for concurrent SOC test is to reduce test application time under the constraints of SOC pins and peak power consumption. The methodology used in this paper is not limited to any specific Test Access Mechanism (TAM). Additionally, it can also be applied to SOC budgeting at design phase to predict a tradeoff between test application time and SOC pins needed. The contribution of this paper is the formulation of the problem as a well-known 2-dimensional bin-packing problem. A best-fit heuristic algorithm is adopted to achieve optimal solution.     

STEAC: A Platform for Automatic SOC Test Integration

The lack of electronic design automation tools for system-on-chip (SOC) test integration increases SOC development time and cost, so SOC test integration tools are important in the success of promoting SOC. We have stressed practical SOC test integration issues, including real problems found in test scheduling, test input/output (I/O) reduction, timing of functional test, scan I/O sharing, etc. In this paper, we further consider the requirement of integrating at-speed testing of embedded cores - to detect timing-related defects, our test architecture is equipped with at-speed test capability. Test scheduling is done based on our test architecture and test access mechanism, considering I/O resource constraints. Detailed scheduling further reduces the overall test time of the system chip. All these techniques are integrated into an automatic flow to facilitate SOC test integration. The test integration platform has been applied to both academic and industrial SOC cases. The chips have been designed and fabricated. The measurement results justify the approach - simple and efficient, i.e., short test integration cost, short test time, and small hardware and pin overhead.     

SOC芯片设计与测试

SOC已经成为集成电路设计的主流.SOC测试变得越来越复杂,在设计时必须考虑DFT和DFM.本文以-SOC单芯片系统为例,在其设计、测试和可制造性等方面进行研究,并详细介绍了SOC测试解决方案及设计考虑.     

基于IP核的芯片级测试结构研究

分析了芯片级测试的特点以及与传统板级测试区别,对SOC测试结构的核心部分测试访问机制(TAM)和Wrapper进行了详细的论述,分析了系统级芯片的测试结构及其优化.     

SOC芯片并行测试中几个值得关注的问题

介绍了提高测试效率的SOC芯片在片测试的两种并行测试方法,结合上海集成电路技术与产业促进中心的多个实际的SOC芯片测试项目中所积累的成功经验,针对多工位测试和多测试项目平行测试这两种并行测试方法,主要阐述了在SOC芯片的并行测试中经常遇到的影响测试系统和测试方法的问题,提出了在SOC芯片在片测试中的直流参数测试、功能测试、模数/数模转换器(ADC/DAC)测试的影响因素和解决方案,并对SOC芯片在测试过程中经常遇到的干扰因素进行分析,尽可能保证SOC芯片在片测试获得的各项性能参数精确、可靠.     

SOC test planning using virtual test access architectures

Recent advances in tester technology have led to automatic test equipment (ATE) that can operate at up to gigahertz speeds. However, system-on-chip (SOC) scan chains are typically run at lower frequencies, e.g., 10-50 MHz. The use of high-speed ATE channels to drive slower scan chains leads to an underutilization of resources, thereby resulting in an increase in SOC testing time. We present a new test planning technique to reduce the testing time and test cost by matching high-speed ATE channels to slower scan chains using the concept of virtual test access architectures. We also present a new test access mechanism (TAM) optimization framework based on Lagrange multipliers and analyze the impact of virtual TAMs on the overall SOC test power consumption for one of the ITC'02 benchmarks. Experimental results for TAM optimization based on Lagrange multipliers and virtual TAMs are presented for three industrial circuits from the set of ITC'02 SOC test benchmarks.     

SOC系统设计技术发展与挑战

从SOC技术的基本概念和设计流程出发,介绍了SOC设计的关键技术,讨论了SOC在设计方法,工艺实现和性能测试等方面的技术挑战。同时展望了SOC技术的发展趋势,阐述了SiP技术与SOC技术的相关关系及SiP的技术优势。     

实现测试复用的SOC设计中的测试结构

在系统芯片SOC(system on a chip)设计中实现IP核测试复用的芯片测试结构一般包含两个部分：1)用于传送测试激励和测试响应的片上测试访问机制TAM;2)实现测试控制的芯片测试控制器。文章分析了基于测试总线的芯片测试结构,详细阐述了SOC设计中测试调度的概念,给出了一种能够灵活实现各种测试调度结果的芯片测试控制器的设计。     

基于ARM电池检测管理系统的设计与实现

针对电池组进行充放电时,电池组内每个电池存在荷电状态(SOC)值不一致的问题,设计并实现了电池检测管理系统.提出了基于开路电压法、安时计量法以及卡尔曼滤波算法相结合的SOC值估计方法,通过飞渡电容实现每个电池之间能量的转移,最终使每个电池的SOC值趋向于一致.测试和实验结果表明,电池组进行充放电时,电池检测管理系统能够有效地解决每个电池SOC值不一致的问题,大大地提升了电池的使用寿命和使用效率.