一种40 MSPS 10位流水折叠分级式A/D转换器

探讨和研究基于流水线(Pipelined)技术的折叠分级式A/D转换器(ADC),理论分析了它的原理和一般结构,给出了一个具体结构的ADC框图和具体的折叠电路,并得出了实际制作的ADC的测试图。该折叠分级式ADC的输入频率可达到1 MHz,2级折叠电路产生的高2位加上子ADC产生的8位,使A/D转换器可达到10位的分辨率,采样率最大为40 MSPS。     

一种12bit CMOS全差分SAR ADC

本文设计一种12bit CMOS全差分SAR ADC,分析了其电路原理和结构,阐述各部分电路对ADC性能的影响,提出新型DAC_SUB电阻串和时间自调节比较器结构,并推算VCM抖动对电路的影响。基于TSMC 0.18μm 1.8V/3.3V CMOS工艺,采用全差分阻容混合式结构,实现ADC设计。本设计ADC的核心版图尺寸为390um×780um,测试结果显示,在1MS/s采样率下,当输入信号频率为31.37kHz时,该ADC的ENOB达到10.76Bit,功耗约为2mW。     

采用双采样结构和Class-AB OTA的低功耗14bit，51.2KS/s扩展计数型ADC设计

本文设计并实现了一种14bit,51.2KS/S扩展计数型模数变换器(ADC)。该ADC采用两种技术来降低电路的功耗。首先,提出了一种基于全浮空双线性(fully-floating bilinear)积分器的双采样结构,并利用这种结构降低时钟频率。其次,采用了AB类运算跨导放大器(OTA)来提高电路的功耗效率。另外,该ADC还采用了斩波技术消除1/f噪声的影响。该ADC结构采用0.18μm CMOS工艺进行了实现,单个ADC的面积仅为0.04mm2。其转换速率为51.2KS/s,测试所得无杂散动态范围(SFDR)为94dB,有效位数(ENOB)为11.6位,电源电压为1.8V,功耗为77μW。该ADC的优值仅为0.48pJ/step。     

一种实现数模混合电路中ADC测试的BIST结构

针对模／数转换器(ADC)数模混合电路的测试问题，提出了一种内建自测试(BIST)的测试结构，分析并给出了如何利用该结构计算ADC的静态参数和信噪比参数。利用该方法，既可以利用柱状图快速测试ADC的静态参数，又可利用FFT技术实现对ADC频域参数的分析，使得测试电路简单、紧凑和有效。     

两种流水折叠分级式ADC及其结构比较

 本文利用模拟余量和模拟余差研制出两种流水折叠分级式ADC,提出了两种电路改进结构——有余差转换和无余差转换,并通过动态性能的测试来对比分析两结构的优缺点.无余差转换的ADC+和由其复合构成的ADC的测试表明,性能分别达到2bits@40MSPS ADC+和2+8bits@40MSPS ADC.对于实际制作的ADC电路,具体给出了结构图以及动态性能测试图.     

红外焦平面列级ADC数字读出电路测试技术研究

数字化红外焦平面器件是焦平面发展的重要方向,其核心是读出电路集成高性能模数转换器(ADC)。分析了读出电路数字化输出后焦平面性能参数的评价方法,阐述了红外焦平面列级ADC的静态测试和动态测试方法,提出了基于斜坡电压输入的过采样原理测试ADC静态性能,提升无误码分辨率测试正确性。针对ADC静态测试和动态测试要求,结合Labview软件和数字采集卡搭建了软硬件测试平台,并通过一款数字焦平面芯片的测试,验证了测试方法和平台适用于行列级ADC数字化读出电路的测试评价。     

用于12bit250MS/s流水线ADC的运算放大器设计

设计了一种应用于12 bit 250 MS/s采样频率的流水线模数转换器(ADC)的运算放大器电路.该电路采用全差分两级结构以达到足够的增益和信号摆幅;采用一种改进的频率米勒补偿方法实现次极点的“外推”,减小了第二级支路所需的电流,并达到了更大的单位增益带宽.该电路运用于一种12 bit 250 MS/s流水线ADC的各级余量增益放大器(MDAC),并采用0.18 μm 1P5M 1.8 V CMOS工艺实现.测试结果表明,该ADC电路在全速采样条件下对于20 MHz的输入信号得到的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,整个ADC电路的功耗为320 mW.     

适用于主板电压调整器数字控制模块的ADC

设计与实现了一种适用于主板电压调整器(VRM)数字控制模块的模数转换器(ADC)。文中采用Flash比较方式减少A/D转换延时,采用窗口式量化结构减小电路功耗。电路采用HSPICE仿真,Chartered0.35μm CMOS工艺流片实现。测试结果表明:ADC的量化阶梯为10mV,A/D转换延时为10ns,在采样频率为1MHz时,其功耗为7mW。VRM系统测试表明,该ADC满足VRM数字控制模块的要求。     

用于高速流水线ADC的低抖动多相时钟产生电路

设计了一种用于高速流水线ADC的多相时钟产生电路。通过采用一种高灵敏度差分时钟输入结构和时钟接收电路,降低了输入时钟的抖动。该多相时钟产生电路已成功应用于一种12位250MSPS流水线ADC,电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,面积为2.5 mm2。测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 d B,无杂散动态范围(SFDR)为81.17 d B,积分非线性误差(INL)为-0.4~+0.65 LSB,微分非线性误差(DNL)为-0.2~+0.15 LSB,功耗为320 m W。     

高速ADC电路性能评估系统

文章简要地介绍了高速ADC电路性能评估系统的整体设计方案、系统的硬件设计以及PC应用软件的设计方法。评估系统硬件包括ADC电路评估板、数据采集子板、PCI-E采集卡三块子板,并分别阐述了各子板的功能框图、结构组成和设计要点。系统应用软件采用图形化显示界面,经实际使用表明,该高速ADC电路评估系统结构灵活、性能稳定可靠,方便更换不同的ADC评估板来测试不同的ADC电路,既可用于分辨率为8-16bit、采样频率500MHz以内的高速ADC电路性能评估,也可以用于多达64通道、125M的高速数据采集。     

一种高分辨率自校准单积分型A/D转换器

提出一种具有自校准功能的单积分型高精度A/D转换器.分析了电路原理和电路结构,阐述了如何通过自校准功能提高积分型A/D转换器的性能;给出了A/D转换器结构和测试波形.测试结果表明,设计的A/D转换器采样率为3.3 kSPS,分辨率为14位,相对精度可达0.01%.     

一种新颖的ADC非线性误差测试方法

提出了一种ADC非线性误差测试方法。首先采用正弦波概率密度直方图的积分值求解微分非线性(DNL)和积分非线性(INL),然后采用正弦波码字预测的方法检测ADC偶然转换错误,避免该错误引起的DNL、INL误测。与常规的正弦波直方图法相比,该测试方法无需估算正弦波的幅度和偏置,降低了算法引入的DNL、INL测量误差,解决了正弦波直方图法不能检测ADC偶然转换错误的问题。测试结果证明了该测试方法的可行性。     

单通道8bit1.4GS/s折叠内插ADC

基于0.18 μm CMOS工艺设计并实现了一种8 bit 1.4 GS/s ADC.芯片采用多级级联折叠内插结构降低集成度,片内实现了电阻失调平均和数字辅助失调校准.测试结果表明,ADC在1.4GHz采样率下,有效位达6.4bit,功耗小于480 mW.文章所提的综合校准方法能够有效提高ADC的静态和动态性能,显示出...     

一种低功耗14位10MS/s流水线A/D转换器

基于0.6μm BiCMOS工艺,设计了一个低功耗14位10MS/s流水线A/D转换器.采用了去除前端采样保持电路、共享相邻级间的运放、逐级递减和设计高性能低功耗运算放大器等一系列低功耗技术来降低ADC的功耗.为了减小前端采样保持电路去除后引入的孔径误差,采用一种简单的RC时间常数匹配方法.仿真结果表明,当采样频率为10MHz,输入信号为102.5kHz,电源电压为5V时,ADC的信噪失真比(SNDR)、无杂散谐波范围(SFDR)、有效位数(ENOB)和功耗分别为80.17dB、87.94dB、13.02位和55mW.     

用于14位210 MS/s电荷域ADC的采样保持前端电路

该文提出一种用于电荷域流水线模数转换器(ADC)的高精度输入共模电平不敏感采样保持前端电路。该采样保持电路可对电荷域流水线ADC中由输入共模电平误差引起的共模电荷误差进行补偿。所提出的高精度输入共模电平不敏感采样保持电路被运用于一款14位210 MS/s电荷域ADC中,并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS,而ADC内核功耗仅为205 mW,面积为3.2 mm2。     

用于14位210 MS/s电荷域ADC的4.5位子级电路

该文提出了一种用于高速高精度电荷域流水线模数转换器(ADC)的电荷域4.5位前端子级电路。该4.5位子级电路使用增强型电荷传输(BCT)电路替代传统开关电容技术流水线ADC中的高增益带宽积运放来实现电荷信号传输和余量处理,从而实现超低功耗。所提4.5位子级电路被运用于一款14位210 MS/s电荷域ADC中作为前端第1级子级电路,并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS, ADC内核面积为3.2 mm2,功耗仅为205 mW。     

一种12位50MS/s CMOS流水线A/D转换器

采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器（ADC）。为了减小失真和降低功耗,该ADC利用余量增益放大电路（MDAC）内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性。使用Cadence Spectre对电路进行仿真。结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB。当输入频率为50 MHz的信号时,SFDR依然有80.51 dB。使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW。     

一种用于14位250 MS/s ADC的3.5 Gb/s发送器

提出了一种用于14位250 MS/s ADC的数据发送器。该发送器输出采用电流模驱动方式,最高数据传输速率达3.5 Gb/s,数据输出仅需要2个数据端口。电路采用180 nm 1.8 V 1P5M CMOS工艺实现。测试结果表明,该发送器在3.5 Gb/s速率下的输出信号摆幅为800 mV,抖动峰峰值为100 ps,功耗为32 mW。采用该3.5 Gb/s数据发送器的ADC在250 MHz采样率下得到的信噪比为71.1 dBFS,无杂散动态范围为77.6 dB。     

A 455 nW 220 fJ/conversion-step 12 bits 2 kS/s SAR ADC for portable biopotential acquisition systems

An ultra-low power 12 bits 2 kS/s successive approximation register analog-to-digital converter(ADC) is presented.For power optimization,the voltage supply of the digital part is lowered,and the offset voltage of the latch is self-calibrated.Targeted for better linearity and lower noise,an improved digital-to-analog converter capacitor array layout strategy is presented,and a low kick-back noise latch is proposed.The chip was fabricated by using 0.18μm 1P6M CMOS technology.The ADC achieves 61.8 dB SNDR and dissipates 455 nW only,resulting in a figure of merit of 220 fJ/conversion-step.The ADC core occupies an active area of only 674×639μm~2.