基于随机延时注入的跨时钟域信号验证方法

为了应对现代SOC复杂的时钟结构给跨时钟域信号处理带来的隐患,分析了跨时钟域信号产生的亚稳态现象的根本原因和常用的跨时钟域信号的处理方法,针对跨时钟域信号处理难以验证的问题,提出了基于随机延时注入的跨时钟域仿真验证方法.通过将亚稳态现象抽象成采样数据在时钟上的随机抖动,使得芯片设计的RTL前仿真在没有时钟树物理信息的情况下能够模拟出亚稳态效应.分析结果表明此方法能够完成SOC芯片的跨时钟域信号的功能验证.     

层次化时钟网络设计研究

层次化设计是复杂芯片开发所采用的主流方法,它是一种自底向上的流程.但层次化设计也带来了时钟树设计难以掌握的问题.文中针对一款复杂SoC系统芯片时钟树设计,详细分析了层次化时钟树综合需要解决的关键难点,并提出了有效的解决方案.实验结果表明,该设计方案可以迅速达到时钟树收敛,提高设计效率.     

基于FPGA的SOC原型验证时钟方案研究

在基于FPGA的SOC原型验证过程中,由于SOC芯片的时钟网络比较庞大并且复杂,不能直接用在FPGA芯片上,所以需要对原型验证时钟方案进行研究。本文针对SOC芯片原型验证的时钟方案,从时钟网络简化、多片FPGA时钟同步、门控时钟转换和时钟降频四个方面来分析,给出一套完整的时钟解决方案及设计方法。     

一种有效实现IC时序收敛的方法

针对ASIC芯片物理设计中传统时钟树综合在高频下难以满足时序收敛的问题,提出了一种自下而上与有用时钟偏移相结合的时钟树综合方法。基于TSMC 0.152 μm Logic 1P5M工艺,使用Synopsys公司的IC Compiler物理设计软件,采用所提出的方法,完成了一款电力网载波通信芯片的物理设计。结果表明,该方法能够有效构建时钟树,满足建立时间为0.8 ns,保持时间为0.3 ns的要求,有效保证了PLC芯片的时序收敛。     

双频双系统导航芯片的时钟树分析和设计

在复杂的超大规模高速集成电路设计中,时钟树的综合与优化是芯片后端设计优化时序过程中至关重要的一环,其中时钟树的设计是最关键的部分.以SMIC 0.13 μm工艺双频双系统兼容接收机数字基带导航芯片为例,根据时钟树时序要求和时钟树延迟模型,基于Synopsys的Astro工具,对芯片进行自动时钟树分析和指定时钟树结构分析,设计和优化了时钟树结构.结果表明,利用此方法得到的时钟树结构能取得更优的结果.     

ASIC后端设计中低功耗时钟树综合方法

以基于Synopsys公司设计流程完成的SMIC 0.18um1p6m工艺的DVBC解调芯片BTV2040S03为例,介绍一种以降低时钟树功耗为主要目的,以反相器构建时钟树的方法.通过完成物理设计动态仿真和功耗分析的数据表明,在保证时序收敛的前提下,相比传统时钟树综合方法,功耗降低了5.7%.     

基于异或门自选通的低功耗时钟树综合方案

本文介绍一种降低时钟网络功耗的方法。该方法基于电路中寄存器本身的状态值,在采用异或门进行自选通后构建时钟树结构,从而减少时钟信号额外翻转,降低芯片功耗。将该方法应用于一款基于SMIC0.18μmEflash 2p4m工艺下的非接触式智能卡芯片的物理设计。仿真结果表明,与传统时钟树综合方法相比,芯片功耗降低了10.7%。     

ASIC后端设计中的时钟偏移以及时钟树综合

目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移.但是,有时这样做并不能达到系统要求的时钟偏移.以一款SMIC 0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟偏移的产生原因.介殚绍了使用Synopsys公司Astro工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的.     

基于28nm数字芯片的分步式时钟树综合设计

针对常规时钟树综合得到的时钟偏移大^[1]、使用的时钟树单元多、功耗大等对芯片整体设计产生的不利因素,提出了一种分步式时钟树综合方法,即时钟树综合分两步走,第一步主要完成公共路径的时钟树综合,将时钟源转移到芯片中心处,第二步在新的时钟源即芯片中心处向四周做时钟树,由于时钟源位于芯片中心位置,这有利于平衡时钟源到叶节点的延迟。对两种时钟树综合方法进行比较,实验结果表明：分步式时钟树综合的时钟偏移比Innovus工具推荐的时钟树综合少了77ps,时钟树上使用的单元数量少了4458个,并且功耗降低了10mw左右。     

合理偏差驱动的时钟线网构造及优化

提出了一种新的时钟布线算法,它综合了top-down和bottom-up两种时钟树拓扑产生方法,以最小时钟延时和总线长为目标,并把合理偏差应用到时钟树的构造中.电路测试结果证明,与零偏差算法比较,该算法有效地减小了时钟树的总体线长,并且优化了时钟树的性能.     

相位噪声测量在时钟偏斜测试中的应用

随着系统数据速率的提高,时钟抖动分析的需求也在与日俱增.在高速数据链路中,时钟分配器的时钟偏斜会影响系统的整体性能.分析了相位噪声和时钟抖动的对应关系,通过时域到频域的转换,实现了时钟偏斜参数的高精度测量.以一款时钟分配器为例,进行了实际测试验证.     

基于归并策略的一致性时钟同步算法

针对分布式飞行仿真的时钟同步问题,在Luca Schenato等人的ATS(Average Time Synchronization)算法的基础上,提出了基于归并策略的一致性时钟同步算法。该算法会在获得系统时钟后,通过邻近原则或者极大极小原则对时钟进行排序组合,以此加快算法的收敛速度;同时通过重定义ATS算法的调节因子σij,使时钟收敛具有自适应性,进一步加快时钟收敛速度,使得该算法更佳适用于飞行仿真控制试验的数据同步过程。实验表明该算法相比于原算法在同步精度、收敛速度、稳定性都得到提升。     

Clock synchronization in wireless sensor networks using least common multiple

In this research, we propose the Clock Synchronization by Least Common Multiple (CSLCM) method to remove the clock offset and clock skew among the sensor nodes. The proposed CSLCM enables the nodes to reach a network synchronization time by calculating the least common multiple of their Clock Time Period (CTP). The network is organized into clusters and every node reaches the network synchronization time using its own CTP. Simulation results show that, the CSLCM algorithm is more efficient compared to the Average Time Synchronization with Pairwise messages (ATSP) in terms of accuracy, communication overhead, and computation overhead.     

一种新型的可编程时间控制器

介绍一种新型的可编程时间控制器.给出了控制器的原理、结构及其功能.     

一种VLSI零偏差时钟线网布线算法

本文给出了一种时钟线网布线的新算法。算法基本上消化了时钟偏差，并使线网总线长得到了最小化。其关键在于：１在旋转定位的基础上，采用平衡合并的原则构造时钟树拓扑结构，并在合并过程中，保证点与弧之间的连续优化。２根据拓扑表，确定详细布线时的连线走向，从而对总线长作出了进一步的优化。实验结果表明，我们的算法是有效的，能够较好地用一大规模集成电路的时钟线网的布线。     

一种有效的变线宽时钟布线算法

针对时钟布线提出了一种有效的变线宽算法。该算法通过对时钟树中各树枝延迟敏感度的分析,选择总体最优的连线进行变线宽处理,使得时钟树的路径延迟最小化。在延迟优化后,为了使时钟偏差小于给定的约束,通过变线宽对各种钟汇点的延迟进行全面的再分配,使延迟最大的时钟汇点延迟最小化,而延迟较小的路径延迟适当增加,以进一步改善时钟树延迟。实验结果表明,该算法有较高的运行效率,时钟树的路径路径和时钟偏差得到了显著的改     

一种改进的异步计数器分析方法

本文介绍一种改进的异步计数器分析方法，提出时钟约束状态方程的概念与计算方法；给出了分析步骤与典型实例。     

数字电视发端调制器芯片时序优化设计与实现

设计数字集成电路时,关键是要满足时序的约束。时钟树综合是芯片设计后端优化时序过程中至关重要的一环,尤其是在复杂的超大规模高速集成电路设计中,它将直接影响最后的流片。其中时钟偏斜是影响时钟的重要因素。本文以SMIC 0.18μm工艺数字电视发端调制器芯片为例,前端提出新的获得同步分频时钟的方法,后端使用Synopsys的Astro工具来进行手动时钟树综合和时序优化,在满足时序设计要求的同时减小了芯片面积。     

一种改进型FBT时钟树结构

针对混合型鱼骨平衡树(FBT)时钟结构的优缺点,结合宏单元的特性,提出了一种针对触发器与宏单元共存的改进型FBT时钟树结构,并总结出一种快速实现该时钟树的方法。在相同条件下,采用该方法实现的时钟树结构与二叉树型、鱼骨型时钟结构和传统的FBT时钟树结构进行比较,结果显示:鱼骨型时钟结构的时序质量最差;改进型FBT时钟树比二叉树型时钟树减少了15%的时钟延时和35%的时钟偏差,且整个过程的实现时间是传统FBT时钟树的30%。