高精度SC PIPELINED ADC预放大锁存比较器的分析与设计

提出了一种应用于开关电容流水线模数转换器的CMOS预放大锁存比较器。比较器采用了交叉耦合负载、PMOS/NMOS比例优化和电容中和技术。该结构大幅提高了比较器的速度并有效抑制了回馈噪声,减小了失调电压,可以作为Flash ADC应用于高精度开关电容流水线ADC。     

一种基于伪C-2C混合结构DAC的低功耗SAR型ADC

针对传统SAR ADC电容面积大、功耗高的问题,提出一种基于伪C-2C混合结构DAC的10位低功耗SAR ADC。设计基于SMIC 0.18μm CMOS工艺,采用伪C-2C与权重电容混合结构来降低整个DAC所需的单位电容数和ADC的功耗;使用一种新型的单边开关切换策略来降低DAC的非线性,进一步降低功耗。以栅压自举开关作为采样开关来提高电路线性度;通过无预放大动态比较器保持ADC的静态功耗为零,并对传统的动态比较器进行优化,使其在无预放大的情况下具有较小的输入噪声。采用异步时序逻辑使ADC在低功耗的同时保持较高的转换速率。电路在Cadence平台进行仿真验证,仿真结果表明,DAC电容阵列线性度及比较器精度符合ADC应用需求,整体电路实现逐次逼近功能,在7.7MS/s的采样速率下,平均功耗仅为96μW。     

适用于流水线ADC的高性能采样/保持电路

介绍了一种利用双采样技术的高性能采样/保持电路结构,电路应用于10bits50MS/s流水线ADC设计中.电路结构主要包含了增益自举运算放大电路和栅压自举开关电路.增益自举运算放大电路给采样,保持电路带来较高的增益和带宽,栅压自举开关电路克服了多种对开关不利的影响.设计还采用了双采样技术,使采样,保持速率大大提高.设计在SMIC 0.18um工艺下实现,工作电压为1.8V,通过仿真验证.本文设计的采样/保持电路可以适用于高速高精度流水线ADC中.     

一种用于流水线ADC的高速采样保持电路

介绍了一种适用于10位80MS/s流水线模数转换器(Pipelined ADC)的采样/保持(S/H)电路。该电路为开关电容结构,以0.25μm CMOS工艺实现。采用栅源电压恒定的栅压自举开关和底极板采样技术,极大地减小了采样的非线性失真。基于该S/H电路的流水线A/D转换器在80MHz采样率下,输入信号为奈奎斯特频率时,无杂散动态范围(SFDR)为84.9dB,有效位数(ENOB)达到10位。     

一种13bit 40MS/s采样保持电路设计

设计了一个用于13bit40MS/s流水线ADC中的采样保持电路。该电路采用电容翻转结构,主运算放大器采用增益提高型折叠式共源共栅结构,以满足高速和高精度的要求。为减小与输入信号相关的非线性失真以获得良好的线性度,采用栅压自举开关。采用电源电压为3.3V的TSMC0.18μm工艺对电路进行设计和仿真,仿真结果表明,在40MHz的采样频率下,采用保持电路的SNDR达到84.8dB,SFDR达到92dB。     

高性能可重构流水线ADC的设计与仿真

提出了一种14 bit、100 MS/s可重构流水线ADC的设计方案,在采样/保持电路、栅压自举开关、折叠式共源共栅运算放大器、可重构控制器等关键电路上均有明显改进,降低了非理想因素对系统的影响,保证了所设计的流水线ADC的指标实现,并对关键模块电路和ADC系统进行了仿真验证。     

一种CMOS全差分两级OTA建立时间的优化设计

介绍了一种CMOS全差分两级OTA,第一级为折叠级联放大器,第二级为共源输出增益级,OTA技术采用了级联密勒电容补偿技术和开关电容共模反馈技术．在分析了OTA的零极点分布以及建立特性后,设计出一个MATLAB优化程序,找到最佳的阻尼因子和自然频率使OTA建立时间最小,并通过Cadence Spectre仿真表明,该OTA完全满足性能指标要求．     

一种新型的12位SAR ADC设计

设计了一种12位精度,200 kS/s采样率的逐次逼近型模数转换器(SAR ADC)。针对传统的电容开关切换算法的大电容面积和高功耗,采用一种新型的电容开关切换算法,提高了转换精度,降低了功耗。此外,比较器电路采用一种全差分动态比较器和静态预放大比较器分时工作的方法,进一步降低了功耗。基于TSMC 0.18μm CMOS工艺,对电路进行了设计和仿真。仿真结果表明,在采样率为200 kS/s时,信号噪声失真比(SNDR)为70.94 dB,有效位数(ENOB)为11.49位,功耗为22μW,优值系数(FOM)为38.2 fJ/(Conversion·step)。     

应用于CMOS图像传感器的低功耗电容缩减循环ADC

提出了一种应用于CMOS图像传感器的低功耗电容缩减型循环ADC。该ADC在最高有效位(MSB)量化结束后,采样及反馈电容值减为之前的一半,使ADC中开关电容电路的功耗相应减少。同时该ADC在采样阶段应用运放消失调技术,对运放失调电压的敏感度降低。在0.18μm CMOS工艺下应用该结构设计了一个11 bit、833 kS/s的循环ADC。Spectre仿真表明,该ADC的信噪失真比(SNDR)为64.49 dB,无杂散动态范围(SFDR)为68.38 dB,在1.8 V电源电压下的功耗为270μW。与传统结构相比,该ADC的功耗降低了32%。     

一种基于MDAC优化的低功耗流水线A/D转换器

设计了一种低功耗16位100 MS/s的流水线A/D转换器。通过采用级间电容缩减技术,并优化增益数模转换器(MDAC)的结构,降低采样电容的面积。流水线前两级采用高性能低功耗运算跨导放大器(OTA),通过动态偏置技术进一步降低功耗。芯片采用0.18μm混合信号CMOS工艺,1.8 V单电源供电。经测试,流水线A/D转换器在5 MHz的输入频率下,信噪失真比(SNDR)为74.2 dB,无杂散动态范围(SFDR)为91.9 dB,整体功耗为210 mW。