一种开关恒压改进型20 MSPS采样保持器

文章通过对模拟开关的实验测试,提出关于延时基本概念的深层次观点:检验电路系统中延时影响的标准,并不是该系统输入输出信号之间的延时值大小,而是该系统能否达到预期功能.提出了一种能够减小捕捉时间tAC和跌落变化率的改进结构S/H电路,其tAC ＝ 20 ns、tAP ＝ 20 ns,可以工作在20 MSPS抽样频率对信号进行采样保持的场合.报告了常规时序安排的带S/H的采样系统中一些重要的数学关系:允许的输入信号最高频率fmax不仅受限于Nyquist采样定理,还受限于S/H的孔径时间tAP;而tAP则主要受限于S/H电路中模拟开关的断开延时tOFF.     

一种二极管桥结构7位60 MSPS采样保持器

提出了一种二极管桥结构的采样保持器。理论分析和实验仿真结果表明，该采样保持器采样率达60MSPS，在0．6～5．0MHz输入信号频率范围内，其有效位数达到7．43～6．68位。利用这种二极管桥结构的电压差异，可以降低保持电容上的电压跌落率，提高精度和采样率。     

一种改进型8位50 MSPS流水逐次逼近A/D转换器

通过理论分析和实验仿真,提出了一种基于流水线技术的逐次逼近型ADC,分析了电路原理和电路结构;阐述了如何通过流水结构来提高逐次逼近型ADC的性能.相关测试表明,设计的A/D转换器最高转换速度为50 MSPS;在0.5 MHz输入信号下的信噪谐波比为45.7 dB,在4.0 MHz输入信号下的信噪谐波比为31.6 dB.     

一种25 MS/s高精度采样保持器的设计

介绍了一种高精度采样保持器。密勒电容反馈的引入,使等效保持电容大大增加,从而有效地抑制了模拟开关的电荷注入效应带来的采样误差;设计大共模输入范围的高增益带宽积的放大器,以提高信号差模输入范围和精度;采用由分频器组成的准采样电路,避免了保持输出信号的抖动对后级电路(如ADC的比较器)的影响。设计采用TSMC 0.25μm 3.3 V CMOS工艺,仿真结果表明,该采样比较器在全范围输入1.1 MHz,采样率25 MS/s时,单音主杂比高于56 dB;全范围输入110 kHz,采样率10 MS/s时则高达近80 dB。     

二重结构30 MSPS采样/保持电路的研究与探讨

通过理论分析和实验仿真，对同相型采样／保持器（S／H）进行扩展改进，提出了三种高速的二重结构S／H电路，采样速率高达30 MSPS。实验表明，在维持采样高速率的前提下，这三种电路在一定程度上解决了截止开关电流泄漏的问题，从而降低了保持电容上的电压跌落率。     

基于采样保持器的滤波电路研究

研究和探讨了基于采样保持器的滤波电路———采样保持滤波SHF电路,即利用采样保持器的采样保持特性,对某些特定波形模拟信号进行滤波处理。理论分析表明,这种SHF电路是可行的;实验仿真也证实,相对于传统的有源RC滤波电路,这种SHF电路具有更优异的处理效果。SHF电路结构在一定程度上解决了有源RC滤波电路对某些特定信号处理不足的问题。     

一种双采样保持器6位20 MSPS A/D转换器

提出了一种双采样保持器的6 位20 MSPS A/D转换器.电路采用两个彼此串联的采样保持器和一个3 位并行式A/D转换器.伴随着20 MHz双相差分时钟,3位并行式A/D转换器在时钟前半周期转换出高3位数字,并产生3阶模拟余量;在时钟后半周期,再利用该余量转换出低3位数字.既充分利用时钟时间,又充分提高了器件的利用率,大大降低了器件成本.通过实验仿真,进行了相关测试分析,给出了动态测试结果.     

基于超宽带采样保持器的数字接收机设计

直接射频采样技术是数字接收机的发展新趋势。由于 ADC 器件的水平限制,直接射频采样技术在接收机中的应用受到很大的限制。采用 SHA（采样保持器）＋ADC 的系统结构,设计了一种支持超宽带信号输入的数字接收机,实现了射频信号的直接采样。简述了采样保持器的工作原理,介绍了直接射频采样数字接收机的系统组成,详细介绍了数据采集子板的设计。综合 FPGA 分析工具 CHIPSCOPE 与MATLAB 软件,对数字接收机进行了测试和指标分析。结果表明,该数字接收机在采样保持器带宽范围内,可以满足常规指标要求,简化了系统设计,降低了成本,具有一定的应用价值。     

基于峰值保持器PKD01的采样保持电路

介绍了一种用高响应速度和高精度峰值保持器PKD01来设计采样保持电路的设计方法。该方法采用跨导型运算放大器,同时具有通频带宽、线性好、峰值保持精度高等优点,可快速、准确地检测并保持峰值脉冲信号。     

一种12位100MSPS采样保持电路的设计

基于0.13μm/3.3V CMOS工艺,设计了一种用于12bit 100MSPS Pipeline AIC的采样保持(S/H)电路.采用具有高线性度双边对称的无馈通自举采样开关,获得高增益、宽带宽的跨导前馈补偿共源共栅两级全差分跨导放大器,以及能显著降低增益误差的相关双采样S/H拓扑结构来搭建S/H电路.仿真结果表明:当在11.27MHz的输入信号,111MHz的采样信号下,该S/H电路无杂散动态范围(SFDR)86.4dB,功耗为32mW.     

两倍增益10位100 MSPS CMOS采样/保持电路

提出了一种两倍增益高线性、高速、高精度采样/保持电路。该采样/保持电路通过对输入信号实现两倍放大,改善了高频非线性失真;一种新型的消除衬底偏置效应的采样开关,有效地提高了采样的线性度;高增益和宽带宽的折叠共源共栅运算放大器保证了采样/保持电路的精度和速度。整个电路以0.35μm AMS Si CMOS模型库验证。模拟结果显示,在输入信号为49.21875MHz正弦波,采样频率为100 MHz时,增益误差为70.9μV,SFDR可达到84.5 dB。     

一种欠采样应用的高精度低功耗采样/保持电路

设计了一种可用于欠采样情况的高精度、低功耗采样/保持电路。在40 MHz时钟频率下,采样90 MHz输入信号时可达11位以上精度。采用电容翻转结构的采样/保持电路,以消除电容失配的影响;使用栅压自举开关,以提高线性度,实现欠采样输入;并设计了一种高增益、大带宽、低功耗的增益自举套筒式共源共栅(telescopic cascode)运算放大器。电路采用SMIC 0.35μmCMOS工艺实现,电源电压为3.3 V,功耗仅为7.6 mW。     

一种10位80 MS/s低功耗采样保持电路的设计

给出了一种基于开关电容(SC)电路的10位80 MHz采样频率低功耗采样保持电路。它是为一个10位80 MS/s流水线结构A/D转换器的前端采样模块设计的。在TSMC 0.25μmCMOS工艺,2.5 V电源电压下,该电路的采样频率为80 MHz;在奈奎斯特频率采样时,无杂散动态范围(SFDR)为75.4 dB,SNDR为71.8 dB,ENOB为11.6,输入信号范围可达160 MHz(两倍采样频率),此时SFDR仍大于70 dB。该电路功耗为16.8 mW。     

一种40 MSPS 10位流水折叠分级式A/D转换器

探讨和研究基于流水线(Pipelined)技术的折叠分级式A/D转换器(ADC),理论分析了它的原理和一般结构,给出了一个具体结构的ADC框图和具体的折叠电路,并得出了实际制作的ADC的测试图。该折叠分级式ADC的输入频率可达到1 MHz,2级折叠电路产生的高2位加上子ADC产生的8位,使A/D转换器可达到10位的分辨率,采样率最大为40 MSPS。     

一种10位100MHz采样/保持电路的设计

描述了一种采用0.35μmBicmos工艺设计的全差分采样/保持电路,该电路采用全差分结构和辅助时钟设计以及在采样/保持电路中增加两个小电容,有效地减小了电荷注入的影响,同时通过时钟提升电路的设计,提高了采样速度.在Cadence的SPECTRE下仿真,结果表明该电路在3.3V电源电压、100MHz的采样频率下能稳定工作.     

一种高速高精度采样/保持电路

介绍了一种用于12bit,100MS/s流水线模数转换器前端的采样/保持电路的设计.该电路在3V电源电压100MHz采样频率时,输入直到奈奎斯特频率仍能够达到108dB的无杂散动态范围(SFDR)和77dB的信躁比(SNR).论文建立了考虑开关之后的采样保持电路的分析模型,并详细研究了电路中开关组合对电路性能的影响,同时发现了传统的栅源自举开关(bootstrapped switch)中存在的漏电现象并对其进行了改进,极大地减小了漏电并提高了电路的线性性能.