可重配置处理器的体系结构级功耗模型与分析

按照可重配置处理器的体系结构建立并实现功耗模型;模型对处理器的电路级特性进行抽象,基于体系结构级属性和工艺参数进行静态峰值功耗估算,基于性能模拟器进行动态功耗统计,并实现三种条件时钟下的门控技术;可重配置处理器与超标量通用微处理器相比,在性能方面获得的平均加速比为3.59,而在功耗方面的平均增长率仅为1.48;通过实验还说明采用简单的CC1门控技术能有效地降低可重配置系统的功耗和硬件复杂度;该模型为可重配置处理器低功耗设计和编译器级低功耗优化研究奠定了基础。     

总线可重配置的多处理器架构

本文提出了一种全新的总线可重配置的多处理器架构。该架构结合了多核与可重配置处理器的优势，具有并行性高、计算能力强、结构复杂度低并且应用领域广泛灵活的特点。对于该架构的实现，本文提出了VHDL层面的软件模拟。通过简化模型，用多个改进后的VHDL实现的8051核以及可重配置的多路开关进行了软件模拟。     

动态部分重配置及其FPGA实现

动态部分重配置充分利用了FPGA芯片提供的可重配置功能，提高了FPGA芯片的利用率，减小了FPGA芯片的配置时间，有效地提高了系统的整体性能。该文介绍了动态部分重配置的两种实现方法，并在Spartan-II FPGA上进行了验证。     

基于FPGA的多模块动态可重配置系统

提出了一种基于现场可编程门阵列FPGA的多模块动态可重配置系统平台,并在该平台上实现了一个多模块动态自重配置发射机系统.与传统的动态可重配置系统相比,多模块动态可重配置系统的各动态模块能够单独地进行重配置,重配置控制比较灵活,部分重配置比特流较小,所需的部分重配置比特流数量较少.     

PBO技术及实时嵌入式软件开发

介绍PBO技术及其特点，这种技术支持软件重用和动态可重配置；分析其应用于航空航天器等实时嵌入式软件开发过程中的优势与困难。     

可配置流处理器核心级指令设计及相关编译技术研究

针对目前微处理器面对通用性、高性能、功耗效率的矛盾,我们提出了可配置流处理器的解决方案。本文重点研究了可配置流处理器中核心级指令设计及相关的编译技术,其核心设计思想是根据应用的计算特征设计流处理器中的核心级指令集,从而降低指令集硬件资源的需求。     

动态部分可重构方法在SDRAM控制器中的应用

动态部分可重构方法应用于FPGA系统设计中,充分利用了FPGA芯片提供的可重配置功能,减小了FPGA芯片的配置时间。通过对可重构方法的研究,提出了基于模块化动态可重构方法应用到SDRAM控制器设计中,给出了重构流程,并对实验结果进行了分析。该方法提高了FPGA芯片的利用率,有效地提高了可重配置计算系统的整体性能。     

C8051微控制器IP软核的参数化设计

研究了C8051微控制器IP软核的参数化设计。首先介绍了指令系统的设计，其次从可重配置的存储器容量、可取舍的并行输入，输出端口、是否产生UART和定时，计数器模块，以及可重配置的乘法器等几个方面进行了参数化的设计，最后介绍了在不同功能参数配置下的仿真验证、综合结果及延时分析。参数化设计方法增强了IP软核在SoC应用中的可配置性和可重用性。     

基于FPGA的动态可重构体系结构研究

提出了一种基于FPGA的动态可重构系统的设计方案。该系统以协处理器的形式与LEON2通用处理器构成主/协处理器结构，并通过寄存器与网络来保存和传递数据流和配置流，实现了二者的优势互补。以具体实验对该方案进行了验证。     

PBO技术及实时嵌入式软件开发

介绍PBO技术及其特点,这种技术支持软件重用和动态可重配置;分析其应用于航空航天器等实时嵌入式软件开发过程中的优势与困难.     

流水线配置技术在可重构处理器中的应用

提出一种应用于可重构处理器中的流水线配置技术,能够有效减低配置时间,提高应用程序的执行速度。可重构处理器包括通用处理器和一个粗颗粒度的可重构阵列。可重构阵列将处理应用中占据大量执行时间的循环,这些循环将被分解为不同的行在阵列上以流水线的方式执行。该技术在FPGA验证系统上得到了验证。验证的应用包括H.264基准中的整数离散余弦变换和运动估计。相比传统的可重构处理器PipeRench, MorphoSys以及TI的DSP TMS320DM642有大约3.5倍的性能提升。     

可重构加密处理器控制模块的设计方法

可重构加密处理器是采用可重构体系结构设计而成的,用于对数据进行加/解密处理的集成电路芯片,它能够灵活、快速地实现多种不同的密码算法。可重构加密处理器由控制模块和加密/解密处理模块两大部分组成,其中,控制模块用于控制加密/解密程序的装载、存储和执行,加密/解密处理模块用于在控制模块的驱动下对数据进行加密/解密处理。文章提出了可重构加密处理器的控制模块的设计方法。     

二维DCT在粗粒度可重构处理器上的实现

针对粗粒度可重构处理器的特点,提出一种二维离散余弦变换的设计方法,该方法在硬件资源受限的条件下,有效地挖掘了算法的并行性,结果证明算法在速度和资源利用率方面均达到了较好的状态,可满足实时图像编解码的要求。     

一种嵌入式处理器的动态可重构Cache设计

一般的处理器芯片都有片上高速缓存Cache,它一般是由固定大小的一级Cache(L1)和二级Cache(L2)构成,文章介绍了一种在嵌入式处理器设计中实现的动态可重构Cache。动态可重构Cache的思想最早是罗彻斯特大学(UniversityofRochester)的学者在他们的一篇关于存储层次的论文1中提出的,当时主要是针对高性能的超标量通用处理器。在此嵌入式处理器设计过程中,笔者创造性地继承了这一思想。通过增加少量硬件以及编译器的配合,在嵌入式处理器中L1Cache和L2Cache总体大小不变的情况下,L1Cache和L2Cache的大小可以根据具体的应用程序动态配置。通过对高速缓存的动态配置,不仅可以有效地提高Cache的命中率,还能够有效降低处理器的功耗。     

可配置多核处理器的调试器模块化分层设计

针对可配置处理器特点提出一个基于模块化分层设计的调试器架构。该调试器架构具有较好的可复用性和可扩展性,易于移植到其他处理器。本文提出与具体目标机解耦的调试器设计方法,采用具有统一服务接口的目标调试层与具体目标机交互,使用XML格式文件存储目标机信息,通过目标机信息查询模块获取目标机信息。经工程实践表明,本调试器对可配置处理器支持良好。     

基于可重构处理器的并行优化算法

为挖掘可重构处理器的内在并行性,需要编译器通过分析程序的并行性来决定可重构处理器硬件最好的执行模式。为此,提出一种基于可重构处理器的并行优化算法。将有向无环图的并行计算部分映射到可重构处理器上,对任务实现3个不同层次的并行性(指令级并行、循环级并行、线程级并行)。测试结果表明,该算法使得可重构处理器在处理任务时比未用并行优化算法的性能提升1.2倍左右。     

An architecture framework for an adaptive extensible processor

To improve the performance of embedded processors, an effective technique is collapsing critical computation subgraphs as application-specific instruction set extensions and executing them on custom functional units. The problem with this approach is the immense cost and the long times required to design a new processor for each application. As a solution to this issue, we propose an adaptive extensible processor in which custom instructions (CIs) are generated and added after chip-fabrication. To support this feature, custom functional units are replaced by a reconfigurable matrix of functional units (FUs). A systematic quantitative approach is used for determining the appropriate structure of the reconfigurable functional unit (RFU). We also introduce an integrated framework for generating mappable CIs on the RFU. Using this architecture, performance is improved by up to 1.33, with an average improvement of 1.16, compared to a 4-issue in-order RISC processor. By partitioning the configuration memory, detecting similar/subset CIs and merging small CIs, the size of the configuration memory is reduced by 40%.     

Automatic Synthesis of FPGA Processor Arrays from Loop Algorithms

We consider the problem of automatic mapping of computation-intensive loop nests onto FPGA hardware. The regular cell array structure of these chips reflects the parallelism in regular loop-like computations. Furthermore, the flexibility of FPGAs allows the cost-effective implementation of reconfigurable high performance processor arrays. So far, there exists no continuous design flow that allows automated generation of FPGA configuration data from a loop nest specified in a high level language. Here, we present a methodology for automatic generation of synthesizable VHDL code specifying a processor array and optimized for FPGA implementation.     

Genetic algorithm with dynamic variable number of individuals and accuracy

This paper proposes a novel processor for genetic algorithm (GA) that can dynamically change number of individuals and accuracy. In conventional GA, number of population and accuracy are fixed. However, the accuracy of solution is low at first-half stage. Therefore, the number of population is doubled at expense of the accuracy of solution, and the searching ability is improved at first-stage in the proposed GA processor. Then, the number of population is reduced by half, and the accuracy is improved at second-half stage. As a result, the searching ability is improved. The proposed GA processor was designed and verified. The effectiveness of proposed method was confirmed by applying to the knapsack problem. Recommended by Guest Editor Phill Kyu Rhee. This work was supported by the grant from Research Institute for Science and Technology, Tokyo Denki University (Q06J-03). Akihiko Tsukahara received the B.E. degree in Electronic Engineering from Tokyo Denki University in 2005. He is currently a M.E. student in Tokyo Denki University. His research interests include VLSI design for genetic algorithm and rough sets. Akinori Kanasugi received the B.E., M.E. and Ph.D. degrees from Saitama University, Japan, in 1983, 1985 and 1994, respectively. After a research associate in Saitama University, he moved to Tokyo Denki University in 2002, where he is currently a Professor in the Faculty of Engineering. His current research interests are in the development of VLSI systems such as reconfigurable processor, GA processor, and rough sets processor.