针对一种多模式逻辑单元结构FPGA的工艺映射

结合FPGA设计的特点,提出一种可灵活配置的多模式FPGA逻辑单元结构及对其进行工艺映射的工具VMAP.该工具中除了采用一般的工艺映射算法外,还结合逻辑单元结构特点提出了专门的合并优化算法.该算法基于图的最大基数匹配,将部分查找表进行合并,减小了映射结果的面积开销.实验结果表明.对于标准的测试电路,结合文中的逻辑单元结构和合并算法得到的工艺映射结果平均可以减少15.7%的基本逻辑单元使用个数.     

一种基于图模式匹配的逻辑单元映射算法

基于数学中图模式匹配的概念,根据电路特征在于图同构算法中加入图约束条件,研究了针对不同结构的FPGA逻辑单元都能适用的映射算法FDUMap．实验中应用FDUMap将测试电路映射到不同的逻辑单元中,该算法比现有的专用的逻辑单元映射算法通用性更好,而平均性能上仅相差3％。     

单输出组合网络的TLU FPGA的逻辑映射

基于真值表结构的ＦＰＧＡ，即ＴＬＵＦＰＧＡ是一种颇具代表性的ＦＰＧＡ结构。在本文中作者针对单输出组合网络，提出并实现了对面积和延迟进行折衷考虑的ＴＬＵＦＰＧＡ的逻辑映射算法，它综合了面积驱动的Ｃｈｏｒｒｌｅ－ｃｒｆ及延迟驱动的Ｃｈｏｒｔｌｅ－ｄ的的优点。     

基于对可编程逻辑块建模的FPGA通用装箱算法

装箱是FPGA工艺映射中的最后一步流程。该文提出了一种全新的对FPGA可编程逻辑块进行功能级建模的方法,并给出了基于此建模的通用性装箱算法FDUPack。实验中应用该建模方法对几种不同类型的FPGA的逻辑块进行建模,并使用装箱算法将大量的测试电路装箱到这些不同的逻辑块中,经过与已有的针对某一特定结构的装箱算法比较,该算法体现了很好的通用性。     

一种时序优化的通用FPGA装箱算法

提出一种时序优化的通用FPGA装箱算法。将配置电路与用户电路转化为有向图,解决子图同构问题。将线网延时作为变量,定义关键度,以此为代价函数进行装箱,达到优化时序的目的。在VPR平台上进行实验,结果表明,该算法的时序性能较优,并可应用于不同的可配置逻辑块结构中。     

FPGA延时／面积最小化工艺映射分层序列法

提出了一个求解ＦＰＧＡ延时／面积最小化工艺映射分层序列法。它首先给出了求解延时最小化工艺映射的步骤；然后在不增加延时的情况下，进行面积最小化。     

针对ALM结构FPGA的改进工艺映射算法研究

本文分析了已有的工艺映射算法对新型ALM结构FPGA的不适应性,提出了针对ALM结构FPGA工艺映射的改进算法。该算法主要包括预处理、DAG图分解算法、黑盒边界处理三个部分。     

AES中SubBytes算法在FPGA的实现

介绍了AES中,SubBytes算法在FPGA的具体实现.构造SubBytes的S-Box转换表可以直接查找ROM表来实现.通过分析SubBytes算法得到一种可行性硬件逻辑电路,从而实现SubBytes变换的功能.     

基于布通率的FPGA装箱算法

提出一种基于FPGA布通率的装箱算法.选择连接因子最小的节点作为种子节点;采用基于布通率的启发式函数来选择最合适的逻辑单元(LE)装箱到可配置逻辑单元(CLB)内部.可以同时减少装箱后CLB之间的线网数和CLB引脚的外部使用率,从而减少布线所需的通道数.该算法和已有算法相比较,线网数和布线通道数都减少约30%. 算法的时间复杂度仍然是线性的.     

多模式匹配算法的FPGA 实现

针对目前模式匹配算法多采用软件实现,而软件实现效率低下的弊端,提出了一种基于硬件实现模式匹配算法的设计方案.综合Aho-Corasick(AC)算法原理和FPGA硬件特点,在FPGA上实现AC算法;然后利用Quartus Ⅱ对设计进行了验证和性能分析.实验结果表明,基于硬件实现的Aho-Corasick(AC)算法的效...     

基于性能驱动的工艺映射算法

用多级逻辑实现控制器的逻辑综合,工艺映射是其中的一个重要步骤。本文叙述的工艺映射算法TTMAP,是在映射过程中考虑了电路的时延与芯片面积等性能因素,在多级逻辑综合中将因子化的逻辑函数映射为CMOS的串并赶电路单元,产生可布图的网表文件。本算法在比利时HMEC研究中心开发,为多级逻辑综合系统MLL中的一个模块。经实例运行,与美国加州大学柏克莱分校的MISⅡ软件相比,本算法的结果较优。     

JPEG2000 MQ编码算法的优化和FPGA实现

MQ编码是一种无损数据压缩技术,已被JPEG2000标准采用,其高复杂度成为JPEG2000系统实现的速度瓶颈。本文在分析MQ编码算法软件流程的基础上提出了一种优化的基于流水线处理的MQ编码算法;并利用Xilinx FPGA的可编程特性详细地将此算法模块化,最后实现仿真验证。结果表明,该算法在有限资源消耗情况下最高运算时钟频率可达89.8MHz,算法对于压缩速度要求严格的JPEG2000实现具有一定实用价值。     

现场可编程器件的异步串行配置

介绍了可编程集成电路的基本知识，着重介绍了大规模现场可编程集成电路ＦＰＧＡ的编程方案，以Ａｌｔｅｒａ公司的ＦＬＥＸ８０００系列芯片为例，给出了使用单片机和微机的两种配置实例。     

利用FPGA技术实现电子设计自动化

本文介绍了现场可编程门阵列 (FPGA)技术的特点和结构原理 ,阐明了它与传统半导体芯片设计制造技术相比 ,所具有的强大功能和便于开发的优势。并详细阐述了 FPGA器件开发的整个设计流程及支持这一设计的开发系统     

基于动态标记的FPGA延迟优化算法

DAG－MAP是一个面向延迟优化的FPGA工艺映射算法,其中的标记过程是该算法的核心,文中对原算法中的标记过程进行了研究,提出了一个改进的标记方法,对MCNC标准测试电路所做实验的结果表明,该算法比原算法更为有效,并且算法所用的时间没有明显增加。     

基于规则的寄存器传输级ALU工艺映射算法的研究

提出寄存器传输级工艺映射（RTLM）算法,该算法支持使用高层次综合和设计再利用的现代VLSI设计方法学,允许复杂的RT级组件,尤其是算术逻辑单元（ALU）在设计中重用,该映射算法使用目标ALU组件来实现源ALU组件,映射规则通过表格的方式给出,此算法对于规则结构的数据通路特别有效,应用k阶贪婪算法的实验结果表明,RTLM在高层次综合中对数据通路组件再利用是一种有效的方法。     

FPGA 可编程逻辑单元测试方法研究磁

FPGA 是广泛应用于集成电路设计,片上系统等多领域,随着 FPGA 的广泛应用,对其可靠性的要求也越来越高,由于其结构和功能复杂,其测试难度和成本也随之增加。文章简要介绍了 SRAM 型 FPGA 的逻辑单元（LE）的结构,提出了一种基于扫描链的逻辑资源遍历测试方法。以 Altera 公司 FPGA 为例,简述了在超大规模集成电路测试系统CAT T‐400上实现 FPGA 在线配置和功能测试方法。     

分数倍抽样率转换器的时变网络结构及其FPGA实现

提出了分数倍抽样率转换器的高效时变网络结构的设计方法,并用现场可编程门阵列（FPGA）实现.通过对分数倍抽样率转换器的多相结构与时变网络结构的比较,指出在实现分数倍抽样率转换器时,时变网络结构克服了分数延迟的问题,结构简单;整个设计采用并行工作方式以提高系统的运算速度;采用低抽样率下进行滤波运算,从而大大降低了运算量.以I/D=256/1 023倍抽样率转换器为例,用FPGA XC2V250-5来实现时变网络结构的设计,芯片利用率为61%,最高工作频率可达92.225 MHz.     

分块自适应量化算法的FPGA实现

详细介绍了采用FPGA实现分块自适应量化（BAQ）算法的设计方法。该设计选用Xilinx公司100万门FPGA,采用自顶向下的方法,实现了3位长BAQ压缩算法。设计中通过资源共享来降低资源消耗,通过并行和流水来提高处理速度,满足了星载系统小型化、低功耗和高可靠性的要求。与专用DSP方案相比,采用FPGA的实现方案极大地简化了电路设计的复杂性和布线的难度。