一种带锁相环的多模式时钟发生电路设计

为提高开关电源控制芯片使用灵活性,优化对开关电源效率、纹波等性能的控制,并方便噪声滤除,提出一种带锁相环的多模式时钟发生电路芯片的设计。该电路可提供选择1.7MHz或2.6MHz的固定频率模式或锁相范围500kHz～3MHz的外部输入模式,应用于开关电源控制芯片时,可根据开关电源的应用情况设置工作频率,达到性能最佳化。该芯片已在1.5μmBCD(Bipolar-CMOS-DMOS)工艺下设计完成。测试结果表明芯片工作正常,预期的功能均已实现,可作为模拟电路IP使用。     

适用于连续数据速率CDR的相位插值器研制

通过对相位插值器电路进行建模分析,得到了相位插值器的线性度与输入信号之间相位差、输入信号上升时间和输出节点时间常数的关系.根据分析得到的结论,提出了一种新型的应用于连续数据速率时钟数据恢复电路的相位插值器,通过在相位插值器之前插入延时可控的缓冲器,使其输入信号的上升时间可以跟踪数据速率的改变,在保证线性度的同时,降低电路的噪声敏感度和功耗.芯片采用Charlerd 0.13 μm低功耗1.5/3.3 V工艺流片验证,面积为0.02 mm2,数据速率3.125 Gb/s时,功耗为8.5 mW.     

1.2V低功耗时钟发生器设计

基于整数分频锁相环结构实现的时钟发生器,该时钟发生器采用低功耗、低抖动技术,在SMIC 65 nm CMOS工艺上实现。电路使用1.2 V单一电源电压,并在片上集成了环路滤波器。其中,振荡器为电流控制、全差分结构的五级环形振荡器。该信号发生器可以产生的时钟频率范围为12.5～800MHz,工作在800 MHz时所需的功耗为1.54 mW,输出时钟的周期抖动为:pk-pk=75 ps,rms=8.6 ps;Cycle-to-Cycle抖动为:pk-pk=132 ps,rms=14.1 ps。电路的面积为84μm2。     

用于CDR电路的相位插值选择电路设计

时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能.描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方案并给出了CMOS电路实现.在SMIC 0.18 μm CMOS工艺下采用Cadence公司的仿真工具Spectre进行了晶体管级验证,结果显示,利用该电路恢复出来的时钟对数据进行重定时,能较好地消除传输过程中积累的抖动,有效地提高了输入抖动容限.     

一种用于电子标签的低功耗高精度时钟电路设计

设计了一种适合射频电子标签的高精度时钟产生电路,在分析影响输出频率稳定性各因素的基础上,针对标签电路低功耗宽工作环境的要求,提出一种全CMOS结构带隙基准做偏置的电流受限型环形振荡器.全MOS自偏置PTAT迁移率和阈值电压互补偿带隙基准源的设计,使时钟电路受电源电压和温度的影响极小.全电路采用TSMC 0.18 μm CMOS工艺实现.HSpice仿真结果表明:电源电压为1.2～2 V,温度从-10～ 70 ℃变化时,带隙基准温度系数和电源电压抑制比分别为12 ppm/℃和59 dB,时钟稳定度在±2.5%以内,电路平均功耗仅为4 μw.     

高速误码测试仪中时钟产生技术讨论

对高速误码测试仪中的时钟产生技术进行了研究，提出可以用滤波器提取高次谐波的方法来获得高准确度的时钟，最后给出了实验结果。     

基于线性插值非均匀采样的DDS任意波形发生器

介绍了DDS任意波形发生器的基本原理,介绍了DDS波形压缩方法,提出了基于非均匀采样线性插值方法来实现的任意波形发生器,并与传统方法进行比较。     

高速低功耗传输电路的时钟系统设计

利用锁相环(PLL)为高速低功耗并行传输电路发射机生成时钟信号的系统。设计了一个稳压器(Voltage Regulator),为PLL中对噪声敏感的模块提供低噪声的电压源。在此基础上提出了一种新型的动态改变工作频率的方法,应用于源同步(source-synchronous)模式的高速传输电路。此方法可以在不改变PLL状态的情况下快速改变输入输出(I/O)电路的工作频率,降低功耗。整个芯片采用0.18μm CMOS工艺设计并流片测试成功。     

一种采用常跨导偏置技术的高速多相时钟发生器

介绍了一种基于电荷泵型锁相环的高速多相时钟发生器。采用常跨导偏置技术，使锁相环的频率响应对工艺、电源电压和温度的变化不敏感；在压控振荡器中采用镜像偏置，使该时钟发生器无需外部精确的偏置电压或电流。电路采用UMC 0．18m N阱CMOS工艺实现。仿真结果显示，在SSS、TTT和FFF三种条件下，环路带宽变化仅为12％，相位裕量只变化0.1。     

一种快速以太网卡芯片时钟恢复电路

提出了一种快速以太网卡芯片时钟恢复电路的设计 ,包括体系结构、用于 10 0BASE TX的改进MuellerMuller算法、用于 10 0BASE FX的鉴相器以及产生多相时钟的电荷泵锁相环。该时钟产生电路经过TSMC 0 .35 μm1P5MCMOS工艺验证 ,工作电压为 3.3V。实验结果表明该时钟恢复电路能够满足以太网卡芯片的要求。     

RFID ASK100%、10%调制时钟产生电路设计

设计了一种时钟产生电路,该电路采用基于低功耗锁相环(PLL)的方法,用于产生13.56MHz ASK100%、10%调制射频卡所需要的时钟。针对射频识别(RFID)系统,锁相环采取了特殊的设计。本电路作为模块可应用于符合ISO/IEC15693、ISO/IEC18000-3标准的非接触IC卡中。通过Cadence spectre软件,使用0.35μm互补金属氧化物半导体(CMOS)工艺模型进行验证。仿真结果显示:电路采用3.3V电源供电时,100%调制载波幅度为0%时,总工作电流仅为17μA。     

基于双向输入型鉴相器锁相环技术的光时钟恢复系统

介绍了一类基于双向输入型鉴相器锁相环技术的时钟恢复系统。分别讨论了基于对称和非对称输入型鉴相器的时钟恢复实现方案,并提出了一种基于对称输入型鉴相器锁相环技术的解复用分离型时钟恢复方案。     

高性能数字时钟数据恢复电路

设计了一个数字时钟数据恢复电路,采用相位选择锁相环进行相位调整,在不影响系统噪声性能的前提下大大降低了芯片面积。该电路应用于100 MHz以太网收发系统中,采用中芯国际0.18μm标准CMOS工艺实现,核心电路相位选择锁相环的芯片面积小于0.12 mm2,电流消耗低于4 mA。仿真与测试结果表明,恢复时钟抖动的峰峰值小于350 ps,相位偏差小于400 ps,以太网接收误码率小于10-12,电路可以满足接收系统的要求。     

10 Gb/s Linear Full-Rate CMOS Phase Detector for Clock Data Recovery Circuit

An improved linear full-rate CMOS 10 Gb/s phase detector is proposed. The improved phase detector overcomes the difficulties in realizing the full-rate operation by adding an I/Q splitter for the input data. Such a topology enlarges the pulse width of output signals to ease the full clock rate operation and the problem of the half period skew in the whole clock data recovery system. The proposed topology is able to provide a good linearity over a wider operating range of input phase offset compared to that of existing designs. The phase detector using the Chartered 0.18 μ m CMOS process is capable of operating up to a 10 GHz clock rate and 10 Gb/s input data for a 1.8 V supply voltage with 31 mW power consumption.     

基于子孔径相位误差拼接的相位梯度自聚焦算法

随着雷达技术的发展,合成孔径雷达的成像精度也得到了大幅提升,与之相匹配的,也需要能更精确地进行运动补偿的算法.由于惯导精度无法满足需求,如果仅使用惯导数据对运动误差进行补偿,补偿的结果中含有残余的距离单元徙动,这会损失图像的精度.本文首先分析了残余的距离单元徙动对快速分解后向投影成像算法和相位梯度自聚焦算法的影响,再将...     

一种加载缓冲器的有界偏差平面时钟布线算法

提出了一种加载缓冲器的有界偏差平面时钟布线方法.该方法由两步组成:第一步,由平面时钟布线生成一个时延相对平衡的平面时钟树;第二步,通过在平面时钟树的适当位置插入缓冲器,得到一个有界时钟偏差的平面时钟树.     

SNR Enhancement Algorithm Using Multiple Chirp Symbols with Clock Drift for Accurate Ranging

A signal‐to‐noise ratio (SNR) enhancement algorithm using multiple chirp symbols with clock drift is proposed for accurate ranging. Improvement of the ranging performance can be achieved by using the multiple chirp symbols according to Cramer‐Rao lower bound; however, distortion caused by clock drift is inevitable practically. The distortion induced by the clock drift is approximated as a linear phase term, caused by carrier frequency offset, sampling time offset, and symbol time offset. SNR of the averaged chirp symbol obtained from the proposed algorithm based on the phase derotation and the symbol averaging is enhanced. Hence, the ranging performance is improved. The mathematical analysis of the SNR enhancement agrees with the simulations.     

存在幅相误差的ASLC系统性能分析

为了分析存在幅相误差的自适应旁瓣对消系统(ASLC)性能,推导了主辅通道存在幅度不一致性、相位不一致性以及同时存在幅相误差时ASLC系统任意通道间的相关系数公式,以干扰对消比为依据,给出了上述条件下的计算机仿真结果,得出了相应的结论.理论分析和仿真结果表明幅相误差对自适应旁瓣对消系统具有重要的影响,必须加以克服.     

带串行E2PROM的实时日历时钟芯片X1228在发电机转子阻抗测试仪中的应用

利用发电机转子阻抗测试仪可对发电机料子电压、电流、功率进行测量，从而计算出其交流阻抗和功率因数，然后与历史数据进行对比，即可准确判断料子绕组是否存在匝间短路等故障。文中介绍了带串行E^2 PROM和系统监控电路的实时日历时钟芯片X1228的功能特点和引脚排列，给出了X1228在发电机料子阻抗测试仪中的应用接口和软件设计方法。     

一种基于DFT的相位差测量方法及误差分析

阐述了一种利用离散傅里叶变换实现两余弦信号间相位差测量的方法,分析了影响相位差测量精度的因素,给出了仿真结果及结论。