关于数字卫星电视中的十进制与十六进制PID码

目前诸多的数字卫星电视节目中 ,由于多方面的原因 ,很多节目都设置了不规则ＰＩＤ码。ＰＩＤ码分十进制和十六进制两种 ,而目前国内市场上能对ＰＩＤ码全部进行设置的卫星接收机并不多 ,有的机子只能输入ＰＩＤ码的数字部分 ,而无法输入字母部分 ,这是因为此类机子只能输入部分十进制ＰＩＤ码。另一种是能输入全部ＰＩＤ码的十六进制接收机。当知道了节目十六进制ＰＩＤ码 ,而卫星接收机却只能输入十进制ＰＩＤ码 ,这样就会造成很多电视节目无法收看。如能将十进制、十六进制ＰＩＤ码互换 ,以上问题就迎刃而解。下面就两种码的互换作一简单…     

十进制网络的现状与发展

1997年，信息产业部(原邮电部)原吴基传部长参加亚太经合组织会议，同与会的亚太各国部长达成共识，一致认为：互联网的发展受到了美国的制约，如IP地址申请、域名申请等等。     

浮点数乘法器的FPGA实现

研究并完成了基于FPGA的浮点乘法器的硬件实现,详细阐述了其原理,重点介绍了乘法器的结构并通过了数据验证。在MaxplusⅡ上完成了综合仿真测试。     

半精度浮点数处理器的设计与验证

半精度浮点数处理器HFPP(Half-Precision Floating Point Processor)是一种16位浮点数处理器。HFPP基于Verilog HDL实现了加减、乘、除、开方等运算,采用了BOOTH算法与华莱士树加法器,以及改进的开平方算法。验证方面采用了基于UVM(Universal Verification Methodology)的验证平台。最终结论表明,算法相比普通移位算法速度提高了50%~70%。覆盖率提高了50%。     

有序统计恒虚警定点数排序的硬件实现

针对有序统计恒虚警硬件实现中的定点数排序问题,提出一种架构,将排序算法分解,并映射为比较、选择两级硬件阵列,每一级硬件阵列都由基本的比较单元和选择单元组成.针对硬件实现的特点,对比较操作加以简化.利用定点数补码表示正值最高位为0、负值最高位为1的特点,将待比较的两个数值相减,取其差值的最高位作为两个待比较数值大小关系的标志.当一个数值与其所在序列的其他所有值比较之后,就得到一个标志序列,当该数值小于其所在序列中其他一个数值时,标志序列中就有一位为1,则将标志序列累加,所得的值就是该数值在序列中应排的序号.     

单精度浮点数FFT的FPGA实现

文中首先讨论了多种FFT算法及其基本原理,实现了基2频率抽取算法,采用单蝶形顺序处理的结构实现单精度浮点数FFT处理器。根据自顶向下的设计思想,将整个设计划分为6个子模块,分别对子模块进行设计,最后组合成FFT处理器。然后,文中介绍了浮点数加法器和浮点数乘法器的硬件实现,在其中引入流水线,大大提高了数据吞吐量,提高处理速度。在中间结果缓存单元的设计中,调用Altera IP Core中的三口RAM,能够同时读写数据,大大节省了运算时间。最后对FFT处理器进行了功能仿真和时序仿真,做了详尽的分析测试。结果表明,单精度浮点数FFT处理器达到了较高的运算精度,可稳定运行在62.5MHz,完成一次256点浮点数复数FFT运算需要33.056μs。与DSP和单片机实现的FFT相比,在性能上具有一定优势。     

串行数据通信中浮点数的处理

本文对在串行数据传输中浮点数处理问题进行了分析，并给出了vb6．0下浮点数转换成四字节内存格式的源程序。     

BCD码的十进制加法电路

本文详细叙述了BCD码的十进制加法原理。     

非十进制数的显示译码

数字电路中使用的显示译码电路多以十进制数为主,但也会有一些非十进制数的显示问题,如八、十二、二十四、六十进制数等。本文介绍两种利用十进制数显示译码器来实现非十进制数显示译码的方法,供读者在电路设计时作参考。常用的显示译码集成电路(如4000、74L系列)几乎都是     

电流脉冲的十进制分流法

在高速磁性元件的脉冲测试和其他应用中,常常要求电流脉冲的宽度、前沿和后沿在调幅时保持不变.利用一般电子管或晶体管的电路要想制成宽度、前沿和后沿在调幅时不发生变化的电流脉冲源常常是相当困难的,而用下面的十进制分流法则可简便地解决这一问题.其分流控制电路见图.     

浮点数比较分支的混淆方法研究

针对当前分支混淆方法仅对整数比较分支有效的缺陷,该文分析浮点数二进制表示与大小比较的关系,证明了浮点数二进制区间的前缀集合与浮点数区间内数据之间具有前缀匹配关系。使用哈希函数对前缀集合进行保护,利用哈希函数的单向性实现对抗符号执行,通过哈希值比对替换浮点数比较,提出一种基于前缀哈希值比较的分支条件混淆技术,实现了一种在符号执行对抗和混淆还原对抗上具有较强对抗性的混淆方法。最后,通过实验证和分析,证实了该文提出的混淆方法有消耗小、能够有效对抗符号执行和混淆还原的优点,具备较好的实用性。

     

相位稳定的十进制可调频率合成器

图1示出具有振荡回路 1a 的可调高频振荡器1,采用变容二极管确定振荡器工作频率。这里考虑个特例,频率可调范围为200至300兆赫(更精确为299.999,999兆赫)。振荡器1输出由输出线4的分支线4′送至脉冲形成电路10。这样,就把正弦振荡变换成一列等间隔的窄脉冲,以后叫做尖脉冲。脉冲形成电路10也当作振荡器的一部分。     

C语言实型数与单片机浮点数之间数据格式的转换

本文在简要分析C语言实型数和单片机浮点数的数据格式的基础上,阐述了PC机与MCS-51单片机之间进行数据通讯时,在PC机上用C语言编程实现C语言实型数与单片机浮点数之间数据格式的互相转换,并给出了相应的转换程序方框图。     

同步十进制计数器74160的灵活应用

从标准化和系列化的角度考虑,数字集成电路中的计数器在计数进制上只有应用最广泛的几种类型,如二进制、十进制、十六进制等.当需要其它进制的计数器时,可以用标准计数器产品通过外电路的不同连接方式得到.     

同步十进制计数器74160的灵活应用

从标准化和系列化的角度考虑,数字集成电路中的计数器在计数进制上只有应用最广泛的几种类型, 如二进制、十进制、十六进制等。当需要其它进制的计数器时,可以用标准计数器产品通过外电路的不同连接方式得到。74160是应用非常广泛的同步十进制计数器,其功能表如附表所示。其中LD为预置数控制端,低电平有效;D0-D3为数据输入端;C为进位输出端;R0-为异步置零(复位)端,低电平有效;EP和ET为工作状态     

条件推测性十进制加法器的优化设计

随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit, 64 bit和128 bit十进制加法器进行描述并在ModelSim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。     

十进制调整的原因方法及实现

各种计算机的指令系统中都有十进制调整指令,用于对十进制数加减法运算的结果进行修正,其助记符表示为DAA或DAA。由于加法或减法指令的运算结果都是直接暂存在累加器中,因此修正操作实际上是对累加器进行的,这一点在指令的助记符中有所反映。 现以加法为例对十进制调整的原因方法及实现作     

一款简易十进制计数器的制作

介绍了一款用74LS192、NE555和CD4511芯片组成的加1计数器,采用7809电源芯片电路供电CP脉冲周期为1S。     

直接十进制频综与短、中程相位测距

本文简要分析了在相同精度下,同步与异步测相系统对晶振稳定度的量级要求。推荐一种新的有实用价值的直接十进制频综及其相应的相位测距电路,主要用于短、中程测距仪中。     

基于并行前缀结构的十进制加法器设计

针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310 μm2,2 681 μm2,5 485 μm2。