新的二维解析方法预言场限环结构的电压分布和边界峰值电场及环间距的优化

提出了一个新的二维解析方法预言场限环结构的电压分布和边界峰值电场及环间距优化.采用与平面结物理机理最接近的圆柱坐标对称解进行分析,给出了场限环结构极为简单的各电压和边界峰值电场表达式. 讨论了不同环间距和反偏电压对场限环电压的影响,并用流行的2-D半导体器件模拟工具MEDICI对解析计算进行了验证. 根据临界电场击穿近似,讨论了环间距的优化设计并给出了优化环间距表达式. 在一定结深和掺杂浓度时,理论计算给出了与数值分析一致的优化环间距和最高击穿电压值.     

新的二维解析方法预言场限环结构的电压分布和边界峰值电场及环间距的优化

提出了一个新的二维解析方法预言场限环结构的电压分布和边界峰值电场及环间距优化 .采用与平面结物理机理最接近的圆柱坐标对称解进行分析 ,给出了场限环结构极为简单的各电压和边界峰值电场表达式 .讨论了不同环间距和反偏电压对场限环电压的影响 ,并用流行的 2 - D半导体器件模拟工具 MEDICI对解析计算进行了验证 .根据临界电场击穿近似 ,讨论了环间距的优化设计并给出了优化环间距表达式 .在一定结深和掺杂浓度时 ,理论计算给出了与数值分析一致的优化环间距和最高击穿电压值 .     

场限环结构电压和边界峰值电场分布及环间距优化

采用与平面结物理机理最接近的圆柱坐标对称解进行分析 ,提出了平面结场限环结构的电压分布和边界峰值电场的解析理论。以单场限环为例 ,给出了场限环结构极为简单的各电压和边界峰值电场表达式。讨论了不同环间距和反偏电压对场限环电压的影响 ,并用流行的 2 -D半导体器件模拟工具 MEDICI对解析计算进行了验证。根据临界电场击穿近似 ,讨论了环间距的优化设计并给出了优化环间距表达式。在一定结深和掺杂浓度时 ,理论计算给出了与数值分析一致的优化环间距和最高击穿电压值     

表面电荷效应对场限环优化设计的影响

本文利用计及表面电荷的柱面结电场分布表达式，并根据场限环优化条件，首次建立了单场限环表面电荷效应优化模型，得到了考虑表面电荷效应后，优化单场限环洁构击穿电压以及优化环间距的归一化计算公式。分析了表面电荷密度对场限环结构耐压和优化环间距的影响，计算结果与文献中的数值模拟结果相符合，推得的公式可应用于场限环结构的实际设计。     

单场限环结构击穿电压的表面电荷效应分析

本文利用计及表面电荷的柱面结电场分布表达式，并根据场限环优化条件，首次建立了单场限环表面电荷效应优化模型，得到了考虑表面电荷效应后，优化单场限环结构击穿电压以及优化环间距的归一化计算公式．分析了表面电荷密度对场限环结构耐压和优化环间距的影响，计算结果与文献中的数值模拟结果相符合，推得的公式可应用于场限环结构的实际设计     

具有多场限环结构的SiC LDMOS击穿特性研究

场限环终端结构因能够显著提高击穿电压而被广泛应用于半导体功率器件。基于数值模拟软件建立了具有多场限环结构的SiC LDMOS仿真模型。分别仿真场限环各项参数和漂移区掺杂浓度与击穿电压的关系。提取器件击穿时的表面电场，从表面电场分布均匀程度和峰值电场两方面分析击穿原理。研究结果表明，当漂移区掺杂浓度一定时，击穿电压随场限环数量、结深和掺杂浓度的增大而先增大后减小；当场限环参数一定时，击穿电压随漂移区掺杂浓度的增大而先增大后减小；经验证在相同条件下，线性环间距设计的LDMOS击穿特性优于等环间距设计，且漂移区掺杂浓度越高，环掺杂浓度和环结深越小，失效场限环数量越多。     

具有多场限环终端的PiN二极管反向击穿的研究

场限环终端结构可以有效提高击穿电压,因而被广泛应用于半导体功率器件.场限环中多个参数都影响PiN二极管主结的击穿能力.本文基于数值模拟软件建立PiN二极管的场限环终端仿真模型,并设计十道场限环作为终端结构.分别仿真场限环结深和漂移区掺杂浓度与主结的击穿电压的关系,得到结深和漂移区掺杂浓度与击穿电压的关系曲线.当漂移区掺...     

场限环电场分布的有限元分析

矩形场限环在器件反偏时的最大电场总是集中于四角，因而求解柱坐标下极角α不变的泊松方程可使场限环三维电场分布的讨论大为简化．在此基础上用有限元法对三场环结构的电场分布进行模拟，并对结构参数进行了优化分析．环电位随外加电压而变化的模拟结果与实验结果相吻合，表明了简化模型和分析方法的正确性和实用性．     

多重场限环型终端结构的优化设计

开展了硅基金属氧化物场效应晶体管用多重场限环型终端结构的优化设计工作。研究了体区注入剂量、场限环宽度、主结宽度对击穿电压的影响规律,并对其机理进行了分析。通过仿真获得了器件内部的电场、电势和碰撞电离率分布。通过逐步优化获得了最终结构和工艺参数,体区注入剂量为1.3×10¹³ cm^-3,场限环宽度为1.5μm,主结宽度为11μm,对应终端击穿电压为106 V。实验开版流片获得的器件击穿电压为105.6 V,良率达到98.65%。     

700V VDMOS终端结构优化设计

基于垂直双扩散金属氧化物(VDMOS)场效应晶体管终端场限环(FLR)与场板(FP)理论,在场限环上依次添加金属场板与多晶硅场板,并通过软件仿真对其进行参数优化,最终实现了一款700 V VDMOS终端结构的优化设计。对比场限环终端结构,金属场板与多晶硅复合场板的终端结构,能够更加有效地降低表面电场峰值,增强环间耐压能力,从而减少场限环个数并增大终端击穿电压。终端有效长度仅为145μm,击穿电压能够达到855.0 V,表面电场最大值为2.0×105V/cm,且分布比较均匀,终端稳定性和可靠性高。此外,没有增加额外掩膜和其他工艺步骤,工艺兼容性好,易于实现。     

高压VDMOSFET击穿电压优化设计

通过理论计算,优化了外延层厚度和掺杂浓度,对影响击穿电压的相关结构参数进行设计,探讨了VDMOSFET的终端结构。讨论了场限环和结终端扩展技术,提出了终端多区设计思路,提高了新型结构VDMOSFET的漏源击穿电压。设计了800V、6A功率VDMOSFET,同场限环技术相比,优化的结终端扩展技术,节省芯片面积10.6%,而不增加工艺流程,漏源击穿电压高达882V,提高了3%,由于芯片面积的缩小,平均芯片中测合格率提高5%,达到了预期目的,具有很好的经济价值。     

沟槽负斜角终端结构的耐压机理与击穿特性分析

对常用的场限环(FLR)和正、负斜角终端结构的耐压机理进行了简要分析,讨论了其结构参数的优化方法.基于GTR台面终端结构,在功率MOSFET中引入了一种类似的沟槽负斜角终端结构.利用1SE软件对其耐压机理和击穿特性进行了模拟与分析.结果表明,采用沟槽负斜角终端结构会使功率MOSFET的耐压达到其平行平面结击穿电压的92...     

一种沟槽-场限环复合终端结构的设计

为了改善硅功率器件击穿电压性能以及改善IGBT电流的流动方向,提出了一种沟槽-场限环复合终端结构。分别在主结处引入浮空多晶硅沟槽,在场限环的左侧引入带介质的沟槽,沟槽右侧与场限环左侧横向扩展界面刚好交接。结果表明,这一结构改善了IGBT主结电流丝分布,将一部分电流路径改为纵向流动,改变了碰撞电离路径,在提高主结电势的同时也提高器件终端结构的可靠性;带介质槽的场限环结构进一步缩短了终端长度,其横纵耗尽比为3.79,较传统设计的场限环结构横纵耗尽比减少了1.48%,硅片利用率提高,进而减小芯片面积,节约制造成本。此方法在场限环终端设计中非常有效。     

高压IGBT线性变窄场限环终端设计

为使3300 V及以上电压等级绝缘栅双极型晶体管(IGBT)的工作结温达到150℃以上,设计了一种具有高结终端效率、结构简单且工艺可实现的线性变窄场限环(LNFLR)终端结构。采用TCAD软件对这种终端结构的击穿电压、电场分布和击穿电流等进行了仿真,调整环宽、环间距及线性变窄的公差值等结构参数以获得最优的电场分布,重点对比了高环掺杂浓度和低环掺杂浓度两种情况下LNFLR终端的阻断特性。仿真结果表明,低环掺杂浓度的LNFLR终端具有更高的击穿电压。进一步通过折中击穿电压和终端宽度,采用LNFLR终端的3300 V IGBT器件可以实现4500 V以上的终端耐压,而终端宽度只有700μm,相对于标准的场限环场板(FLRFP)终端缩小了50%。     

1 200 V沟槽栅场截止型IGBT终端设计

利用二维半导体工艺及器件模拟工具,从结掺杂浓度、P阱与P环间距、P环尺寸控制3个方面分析了半绝缘多晶硅终端结构的击穿电压,提出了应用于1 200 V沟槽栅场截止型IGBT的终端解决方案。从结的深度和终端长度两方面,将SIPOS终端技术与标准的场环场板终端技术进行了对比。结果表明,采用SIPOS终端结构并结合降低表面场技术,使得终端尺寸有效减小了58%,并且,采用SIPOS技术的终端区域击穿电压受结深的影响较小,有利于实际制造工艺的控制和IGBT器件稳定性的提升。     

场限制环的安全环距设计原理

场限制环作为一种可与许多器件工艺相容的ＰＮ结终端得到了广泛应用。存在的一个问题是其效果随结构参数有过分敏感的变化。文中认为：作为设计指导思想的最佳环距原则是加重这一敏感性的重要原因。作为改进，提出了新的安全环距设计原则。按安全环距原则设计，除可明显缓解终端效果随结构参数敏感变化的问题外，还可有效地提高在同样结构和工艺条件下所制成器件的额定电压。     

覆有BST膜的半导体功率器件结终端研究

通过一系列的工艺步骤,在半导体功率器件含有场限环(FLR)的结终端上覆盖了一层300 nm厚、介电常数高的钛酸锶钡( BST)膜.对该新型结终端和无BST膜的传统FLR结终端的结构与性能进行了研究比较.结果表明,在覆盖BST膜后,FRL结终端的结构击穿电压提高了50％.这证明BST膜能够提高器件的击穿电压.     

一种高压功率器件场板技术的改进与设计

为了解决功率器件高击穿电压与减小表面最大电场需求之间的矛盾,提出了一种高压功率器件终端场板改进方法。通过调节金属场板和多晶硅场板的长度,使金属场板覆盖住多晶硅场板,最终使得两者的场强相互削弱,从而减小表面最大电场。采用TCAD(ISE)软件对该结构进行仿真验证,结果表明该结构能够在保证高耐压的前提下减小表面最大电场。基于所提方法,设计出了一种七个场限环的VDMOSFET终端结构,其耐压达到了893.4 V,表面最大电场强度只有2.16×10⁵ V/cm,提高了终端的可靠性。     

A new junction termination method employing shallow trenches filled with oxide

A new junction termination method employing shallow trenches filled with oxide, which successfully decreased the junction termination area, is proposed and fabricated without any complicated process such as Si-deep etching. Shallow trenches between the floating field limiting rings successfully redistributed the single electric field peak into two peaks so that the breakdown voltage could be increased with the same junction termination area. The experimental results show that the proposed method decreased the junction termination area by more than 25% compared to a conventional field limiting ring structure when breakdown voltages are equal.     

薄外延阶梯掺杂漂移区RESURF耐压模型

提出薄外延阶梯掺杂漂移区RESURF结构的耐压解析模型。借助求解二维Po isson方程,获得薄外延阶梯掺杂漂移区的二维表面电场和击穿电压的解析表达式。基于此耐压模型研究了不同阶梯漂移区数(n=1、2、3、5)的击穿特性,计算了击穿电压与结构参数的关系,其解析结果与数值结果吻合较好。在相同长度下,阶梯掺杂漂移区结构(n=3)击穿电压由均匀漂移区(n=1)的200 V提高到250 V,增加25%。该模型可用于薄外延阶梯掺杂和线性掺杂漂移区RESURF器件的设计优化。