异构多核DSP芯片的可测性设计

本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果。实验结果表明该设计的测试覆盖率符合工程应用要求。     

面向系统芯片的可测性设计

随着集成电路的规模不断增大,芯片的可测性设计正变越来越重要。回顾了一些常用的可测性设计技术,分别讨论了系统芯片（SOC）设计中的模块可测性设计和芯片可测性设计策略。     

可靠性设计、试验与设备

0210270面向系统芯片的可测性设计〔刊〕/陆思安//微电子学.-2001,31(6).-440～442(D) 随着集成电路的规模不断增大,芯片的可测性设计正变得越来越重要。回顾了一些常用的可测性设计技术,分别讨论了系统芯片(SOC)设计中的模块可测性设计和芯片可测性设计策略。参5     

LSC87中嵌入式ROM内建自测试实现

LSC87芯片是与Intel8086配套使用的数值协处理器，体系结构复杂，有较大容量的嵌入式ROM存储器，考虑到与Intel8087的兼容性和管脚的限制，必须选择合适的可测性设计来提高芯片的可测性。文章研究了LSC87芯片中嵌入式ROM存储器电路的设计实现，然后提出了芯片中嵌入式ROM电路的内建自测试，着重介绍了内建自测试的设计与实现，并分析了采用内建自测试的误判概率，研究结果表明，文章进行的嵌入式ROM内建自测试仅仅增加了很少的芯片面积开销，获得了满意的故障覆盖率，大大提高了整个芯片的可测性。     

基于数字电视基带SoC芯片的可测性设计

介绍了基于数字电视基带SoC芯片的可测性设计方案.根据系统中不同模块的特点采取有针对性的可测性设计方案,对片内存储器进行内建自测试;对组合逻辑电路、时序逻辑电路采用近全扫描的测试方案;最后采用IEEE1149.1的控制单元作为芯片可测性设计部分的控制单元,控制芯片的测试功能.经测试,该可测性设计满足设计规划的面积和功耗的要求,并且系统的测试覆盖率达到了99.26%.     

面向低功耗BIST 的VLSI 可测性设计技术

随着手持设备的兴起和芯片对晶片测试越来越高的要求，内建自测试的功耗问题引起了越来越多人的关注，本文对目前内建自测试的可测性设计技术进行了分析并对低功耗的VLSI可测性设计技术的可行性和不足分别进行了探讨。在文章的最后简单介绍了笔者最近提出的一种低功耗的BIST结构。     

一款百万门缀SOC芯片的可测性设到

本文介绍了一款基于65nm工艺的数字处理芯片的可测性设计,采用了边界扫描测试,存储器内建自测试和内部扫描测试技术。这些测试技术的使用为该芯片提供了方便可靠的测试方案,实验结果表明该设计的测试覆盖率符合工程应用要求。     

系统芯片的可测性设计

系统芯片SoC可以实现一个系统的功能,为了保证系统芯片的功能正确性与可靠性,在它的设计与制造的多个阶段必需进行测试。由于系统芯片的集成度高,结构和连接关系复杂,使得对它进行测试的难度越来越大,因此需要采用专门的测试结构。本文对系统芯片的可测性设计以及测试结构的设计方法等进行了介绍和综述。     

采用分布式算法的高速FIR滤波器ASIC设计

对DA算法的FIR滤波器和传统乘加结构FIR滤波器的性能进行了比较,介绍了改进DA算法的原理;对分别采用FPGA和芯片实现的DA算法高速FIR滤波器的性能指标进行了比较;介绍了ASIC芯片设计时存储器的可测性设计方法,以及存储器对布局布线策略的影响。最后,给出了版图形式的设计结果及电路验证信号波形。     

用于晶元及封装测试的DC-DC内建可测性设计

针对单片DC-DC变换器进行了内建可测性设计。通过控制外围引脚使芯片进入一种特殊的测试状态,利用引脚复用技术,实现对基准电压、振荡频率、导通电阻等多种特性指标的测量。该方法无须外围专用控制结构配合,对于晶元以及封装后的芯片测试全部适用,降低了编程的复杂程度,提高了测试效率。应用于一款TSOT封装的高效电流模同步整流型降压DC-DC变换器中。测试结果表明,内建可测性设计对芯片的正常工作没有任何影响,测试精度满足DC-DC设计要求。     

基于功能结构的数字系统可测试性设计

可测性设计DFT技术已成为IC设计中的一个重要技术，对于不同复杂程序及规模的IC，应选择不同策略的测试方案以达到设计成本和周期的目标，基于功能结构的可测试性设计是其中一种可选择的测试方案。     

一种WLAN自动化测试平台的设计及实现

随着WLAN（无线局域网）业务的日益普及,WLAN测试显得尤为重要。而传统的WLAN测试方法以人工测试为主。人工测试存在效率低、测试覆盖率得不到保障等缺点。介绍了一种WLAN自动化测试平台的设计与实现。采用Linux作为控制端,远程Telnet AP（Access Point）端和STA（station）端,分别通过脚本配置AP端和STA端,并控制他们之间的交互。该平台可实现跨平台、自动配置AP和STA、自动搜集日志、自动生成测试报告,从而大大节约了人力成本,提高了工作效率。     

基于门控结构的低功耗扫描测试方案

针对芯片测试功耗过高,严重影响芯片的良率的问题,提出了门控扫描时钟方法和门控组合逻辑方法相结合的测试方案来降低芯片测试功耗。采用该测试方案,使用Synopsys公司的DFT Compiler软件,完成了一款电力网载波通信芯片的可测性设计。结果表明,该测试方案在不降低响测试覆盖率和不增加测试时间的前提下,最终将测试功耗降低了37.3%。该测试方案能够快速有效地降低芯片测试功耗,具有广泛的应用价值。     

深亚微米SOC高压缩率EDT设计

EDT（embedded deterministictest）是目前最有效的针对大规模片上系统的嵌入式测试方法．与常规基于ATPG的DVT（Design For Testability）技术相比较，可以在保持相同缺陷覆盖率的情况下．大幅度降低测试成本，缩短测试时间，EDT的关键技术是解压缩器的算法设计。本文研究基于环形发生器的解压缩器设计．它不会对系统的逻辑核进行任何改动，如插入新的测试点或带来新的逻辑不确定态，可以获得40倍以上的压缩率．而且全部设计是基于标准的扫描／ATPG技术，可以非常方便的在SOC（system on chip）设计环境中实现。在最后部分，我们研究了采用环形发生器解压缩器，在不同容量的SOC系统的EDT设计结果。     

"龙腾"S2微处理器测试结构设计

介绍了"龙腾"52微处理器测试结构设计方法,详细讨论了采用全扫描测试、内建自测试(BIST)等可测性设计(DFT)技术.该处理器与PC104全兼容,设计中的所有寄存器采用全扫描结构,设计中的存储器采用内建自测试,整个设计使用JTAG作为测试接口.通过这些可测性设计,使芯片的故障覆盖率达到了100%,能够满足流片后测试需求.     

混合信号集成电路边界扫描测试技术的实现

IEEE1149.4为混合信号的测试提供了一项标准,同时也提供了一种重要的可测试性设计（DFT）技术,该技术不仅可以测试芯片或PCB之间的管脚连接是否存在故障,还可以测试芯片的逻辑功能。本文以IEEE1149.4标准为基础,结合混合信号边界扫描测试系统进行了测试验证,完成对混合信号电路的参数测试。     

SOC芯片的可测试性设计与功耗优化

介绍了数字集成电路可测试性设计与测试覆盖率的概念,针对一款电力网通信芯片完成了可测试性设计,从测试的覆盖率、功耗等方面提出了优化改进方案,切实提高了芯片的测试覆盖率,缩减了测试时间和成本,降低了测试功耗,同时保证了芯片测试的可靠性,最终使芯片顺利通过量产测试。     

基于802.11n标准的校园无线网的规划与设计

随着基于802.11n标准的WLAN技术的日臻完善,许多制约传统WLAN发展的因素得到较大改善。笔记本电脑等无线终端在大学校园的普遍使用,也对无线校园网的建设提出了新的要求。根据802.11n标准的技术特点,针对传统WLAN中存在的突出问题,通过案例研究与文献研究相结合的方式,在无线网络组网方式、网络安全、漫游方式、网络管理及测试方案等方面做了相关的探讨和研究。并结合大学校园网的特征,给出了一个高速、安全、便捷的无线校园网组网参考方案。     

一种基于锁存器实现时序收敛的方法

扫描链测试,作为一种简单、高效的可测性设计方法,已经广泛应用于集成电路设计中。该方法可以有效地检测出电路制造过程中的缺陷和故障,从而降低芯片的测试成本。但是随着扫描链的插入,芯片物理设计中的时序收敛变得更加复杂,尤其是在扫描链测试的移位模式下,由于时钟偏移的存在,保持时间可能存在大量的时序违例。针对这种情况,本文首先介绍了扫描链测试的基本原理,分析了插入扫描链之后出现保持时间违例的原因,提出了一种基于锁存器的修复时序违例的方法,并详细阐述了对于不同边沿触发的触发器组如何选择相应的锁存器实现时序收敛。最后,将该方法应用于一款电力通信芯片的物理设计,快速、高效地实现了时序的收敛。