AES算法及安全性研究

AES算法是对称密码加密系统中最著名的算法之一,主要介绍AES算法的相关数学基础、算法描述和安全性分析。     

基于结构共享和多级流水线的AES算法硬件实现

针对AES算法,提出了一种新颖的AES算法的硬件实现.与传统的硬件实现方法不同,首先分析了AES算法的结构,并通过修改解密流程,在加解密流程中采用结构共享,节省了芯片的面积;其次在字节代换中采用了复合域中的运算,使得不可减小的时间延迟变得最小;最后通过仔细分析电路中各部分的时间延迟,采用8级流水线结构,最大程度地提高了数据处理的速度.文中提出的硬件结构适用于芯片面积资源紧张、芯片处理速度要求较快的场合.     

一种优化可配置的AES密码算法硬件实现

AES加密算法是下一代的常规加密算法，其将被广泛应用在政府部门和商业领域。本文首先介绍了AES加密算法．然后分析了其硬件实现的要点和难点，最后在Xilinx的FPGA VirtexII XC2V3000-4上对AES密码算法进行了实现和验证。本方案采用一种优化的非流水线加密解密数据路径；同时提出了一种新的可配置的动态密钥调度结构，使得该设计支持128、192和256比特的密钥；而且该设计可以配置AES的四种工作模式。实验的结果表明该设计比其它的设计具有更高的性能。     

AES加密算法中的S-盒及其MATLAB实现

详细叙述了新一代的数据加密标准AES算法中的S-盒,其由有限域GF(28)上元素的乘法求逆运算及GF(2)下的仿射变换构成,经过S-盒的非线性变换,密文的差分均匀性和线性偏差都达到比较理想的状态,提高AES算法的抗击差分密码分析和线性密码分析的能力.然后从程序设计的角度,使用MATLAB语言实现S-盒的程序代码,提出了在代码实现过程中所遇到困难的解题思路,证明MATLAB语言可以实现最新的加密技术.     

高级加密标准AES的高速实现

文章分析了AES算法自身的特点,对轮变换内部的执行进行了合并和简化,并且解开算法内部的轮变换,代之以流水线的方式实现,从而高速实现了AES算法加解密。     

基于CCSDS标准RS码的硬件实现

CCSDS经过20多年的发展已经成为卫星通信标准。本文实现了符合CCSDS标准RS（255，223）码的硬件实现。译码器采用时域译码算法，主要包括有限域并行乘法器、BM迭代算法、钱搜索算法和Forney算法，其运算结构规则，具有一定的通用性，因此适合于VISI实现。整个设计采用FPGA实现。     

AES算法的高速实现

文章简要介绍了新的高级加密标准AES算法(Rijndael)的加密解密流程，分析了该算法自身的特点。解开了算法内部的轮循环，代之以流水线的方式实现。而且还分析了每次轮操作的内部过程，对轮操作内部的执行进行合并和简化，从而高速实现了AES算法的加密和解密。     

基于51核的AES算法高速硬件设计与实现

为提高算法的效率,降低密钥运算的复杂度,提升密钥抵抗强力攻击和时间攻击能力,提出一种AES的算法方案。阐述了AES算法原理及片上系统执行AES的工作流程,基于8051软核AES算法IP原理、设计流程以及硬件模块的实现方案,并给出了效率分析及在硬件平台上的验证结果。仿真结果显示,用查表法实现AES,其IP核具有高效性,并可为密码SoC产品的开发体统算法引擎支持。相比较于以往的算法模型,该方案用少量面积换取速度,大幅提高了算法的效率,因此具备良好的应用价值。     

AES算法的一种高效FPGA实现方法

在简要介绍AES算法(Rijndael)加密解密流程的基础上,结合该算法特点,采用复合域方法优化了S-Box的实现,并简化了MixColumns和InvMixColumns的结构,最后采用6级流水线在FPGA上加以高速高效实现.     

基于轮内流水线技术的高性能AES硬件实现设计

为了提升AES的性能,本文采用轮内流水线技术进行AES硬件设计。在对AES轮单元复杂的字节代换/逆字节代换、列变换/逆列变换进行了算法分析的基础上,进行了AES轮单元的轮内7级流水线设计。特别是采用常数矩阵乘积形式和复用列变换进行了逆列变换设计,降低了硬件资源的占用。采用Xilinx ISE10.1工具进行了各个型号FPGA的硬件实现,实验数据表明文中提出的硬件实现方案提升了AES的数据吞吐率与吞吐率/面积比。     

基于FPGA的高级数据加密AES中的字节替换设计

介绍AES中的字节替换算法原理并阐述基于FPGA的设计和实现。为了提高系统工作速度．在设计中应用了流水线技术。最后利用MAXPLUS—Ⅱ开发工具给出仿真结果，并分析了系统工作速度。     

AES中S盒变换的量子线路实现

量子特性以它天然的物理优势（如叠加性、并行性、隐性传态等）被人们日益关注,能否将量子特性有效地应用于密码学领域,是近年来密码学研究的新方向。文中基于这点,对AES算法中的SubBytes变换提出了可操作的量子线路实现方案。     

一种AES密码算法的硬件实现

介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点,在常规轮变换中提出一种加/解密列混合变换集成化的硬件结构设计,通过选择使用同一个模块,可以实现加密和解密中的线性变换,既整合了部分加/解密硬件结构,又节约了大量的硬件资源。仿真与综合结果表明,加/解密运算模块面积不超过25000个等效门,有效地减小了硬件实现面积,同时该设计方案也满足实际应用性能的需求。     

基于冗余有限域算术的AES S盒高效故障检测方案

为使AES S盒的多奇偶校验故障检测方案具备预期故障检测能力,提出了由预期故障覆盖率确定预测奇偶总数的参数计算模型.根据模型确定的预测奇偶总数,为基于冗余有限域算术的S盒定制了两种多分块多奇偶校验的故障检测方案.推导优化了各分块预测奇偶计算公式,并通过穷举搜索找到了使整个电路结构最优的多项式系数与映射矩阵.仿真结果表明两种方案的随机多故障覆盖率均约为97%,验证了参数计算模型的有效性,突发故障覆盖率分别约为61.8%、76.3%,优于已有文献中大部分故障检测方案.综合结果表明,对比于已有文献中具有相似故障检测能力的故障检测S盒电路,所设计电路的面积-延时积最小.     

基于AHB总线的AES密码协处理器实现

AES加密算法是一种的常规加密算法,其被广泛应用在商业和政府部门。本文研究了AES(Advanced Encryption Standard)算法,包括AES的具体加密、解密过程以及基于AMBA(高级微控制器总线架构)总线的硬件实现方法。本文还介绍了一种用仿真与采用Xilinx公司的Virtex-4 LX100 FPGA器件来快速验证AES算法硬件IP核的方法。     

AES算法的量子线路实现

量子信息学,是量子力学与信息科学相结合的产物,是以量子力学的态叠加原理为基础,研究信息处理的一门新兴前沿科学。在信息安全方面,量子物理学以意想不到的方式给我们带来了全新的思路和技术。文中设计了分组密码AES的量子线路模拟方案,并使用C＋＋程序语言模拟了AES的量子线路实现。     

A Highly Efficient Cipher Processor for Dual-Field Elliptic Curve Cryptography

This brief presents a high-throughput dual-field elliptic-curve-cryptography (ECC) processor that features all ECC functions with the programmable field and curve parameters over both the prime and binary fields. The proposed architecture is parallel and scalable. Using 0.13-$muhbox{m}$ CMOS technology, the core size of the processor is 1.44 $hbox{mm}^{2}$ . The measured results show that our ECC processor can perform one 160-bit point scalar multiplication with coordinate conversion over the prime field in 608 $muhbox{s}$ at 121 MHz with only 70.0 mW and the binary field in 372 $muhbox{s}$ at 146 MHz with 82.1 mW. The ECC processor chip outperforms other ECC hardware designs in terms of functionality, scalability, performance, cost effectiveness, and power consumption. In addition, the system analysis shows that our design is very efficient, compared with the software implementation for realistic security applications.      

基于EPON网的AES加密电路设计

EPON网是基于千兆以太网的无源光网络技术,是光纤接入网的重要解决方案之一,具有良好的市场发展空间。随着广电网络技术的发展,信息安全的重要性日益增加,加密技术也越来越受到关注。AES算法作为现在的主流加密手段,是密码学中的高级加密标准,对它进行学习和运用具有十分重要的现实意义。讨论EPON系统下行传输存在的安全问题,并简单介绍高级加密算法（AES）在EPON系统内的实现方式,其中主要涉及AES原理的分析以及AES算法的硬件实现和功能仿真。     

Multi-point joint power analysis attack against AES

For the power analysis attack of the AES cryptographic algorithm with the single information leakage point,the traditional attack method does not use as much information as possible in the algorithm and power trace.So there are some problems such as required more power traces,the low utilization rate of information and so on.A novel method of muti-point joint power analysis attack against AES was proposed to solve the problems.And taking the correlation power analysis attack as an example,the detailed attack process was presented.The operations of the round key addition and the SubBytes were chosen as the attack intermediate variable at the same time.Then the joint power leakage function was con-structed for the attack intermediate variable.And the multi-point joint correlation energy analysis attack was given.Aiming at the AES cryptographic algorithm implemented on the smart card,the multi-point joint power analysis attack,the correlation power analysis attack with the single information leakage point in the key addition and the SubBytes were conducted.The measured results validate the proposed method is effective.It also shows that the proposed method has the advantages of high success rate and less power traces comparing with the single information leakage point.     

Efficient Masking Methods Appropriate for the Block Ciphers ARIA and AES

In this paper, we propose efficient masking methods for ARIA and AES. In general, a masked S‐box (MS) block can be constructed in different ways depending on the implementation platform, such as hardware and software. However, the other components of ARIA and AES have less impact on the implementation cost. We first propose an efficient masking structure by minimizing the number of mask corrections under the assumption that we have an MS block. Second, to make a secure and efficient MS block for ARIA and AES, we propose novel methods to solve the table size problem for the MS block in a software implementation and to reduce the cost of a masked inversion which is the main part of the MS block in the hardware implementation.