一种适用于相变存储器的低抖动锁相环时钟

A fully integrated low-jitter,precise frequency CMOS phase-locked loop(PLL) clock for the phase change memory(PCM) drive circuit is presented.The design consists of a dynamic dual-reset phase frequency detector(PFD) with high frequency acquisition,a novel low jitter charge pump,a CMOS ring oscillator based voltage-controlled oscillator(VCO),a 2nd order passive loop filter,and a digital frequency divider.The design is fabricated in 0.35μm CMOS technology and consumes 20 mW from a supply voltage of 5 V.In terms of the PCM’s program operation requirement,the output frequency range is from 1 to 140 MHz.For the 140 MHz output frequency,the circuit features a cycle-to-cycle jitter of 28 ps RMS and 250 ps peak-to-peak.     

一种应用于WIA-PA收发机的高精度抗温度工艺偏差的CMOS 信号功率指示器

本文针对工业无线传感网WIA-PA标准设计出一款应用于WIA-PA收发机中的高精度抗温度工艺偏差的CMOS 接收信号功率指示器。本文提出信号功率指示器的采用TSMC 0.18 um 1P6MRF CMOS工艺流片,有效面积为0.24mm2。经测试,本文提出的信号功率指示器在输入信号从-70dBm到0dBm(50欧电阻匹配),线性误差在±0.5 dB以内,动态范围为70dB,检测灵敏度为12.1mV/dB,相应的输出电压从0.81V变化到1.657V。在1.8V电源供电情况下,整体功耗不超过2mA。进一步,本文提出的信号功率指示器中集成的修调和补偿电路,使得最大线性误差在-40到85度内不超过±1.5 dB,工艺角引起的线性误差不超过±0.25 dB。该功率检测器体现出良好的抗温度和工艺偏差的性能。     

一种用于GFSK信号解调的自校准时间数字转换器

设计了一种用于解调GFSK信号的时间数字转换器(Time Digital Converter,TDC),该时间数字转换器主要由延时链、D触发器、延时校准电路等组成.TDC对中频信号进行采样,将信息从频率信号转换到二进制码.延时校准电路保证延时单元的延时准确.TDC采用TSMC 0.18μm CMOS工艺实现,版图面积为0.08mm2.仿真结果表明,TDC的最大微分非线性为0.07LSB,最大积分非线性为-0.17LSB,功耗0.9mW,最大抗频率失调范围为±350kHz.     

一种应用于GPS接收机的低功耗CMOS频率合成器

提出了一种应用于GPS/Galileo L1/E1波段接收机的低功耗频率合成器,并成功在0.18 µm CMOS 工艺中实现。通过在锁存器的输出端引入时钟控制管,高速源耦合逻辑预分频器相比传统结构,最高分频频率得到提高。测试结果显示,该频率合成器在1.8V的电源供电情况下消耗电流6 mA,带内相噪小于-87 dBc/Hz(15 KHz频率偏移处),杂散小于-65 dBc,核心电路面积0.6 mm2。     

一种新颖的微功耗高灵敏度解调器

论述了一种用于无源射频电子标签的微功耗高灵敏度解调器。在普通RF CMOS工艺中,采用一种新颖的自偏置包络检波电路结构,实现了解调器的微功耗、高灵敏度特性。解调器的工作频率范围为840~960 MHz,ASK调制信号频率范围为40~160 kHz,功耗仅为0.3 μW,实测灵敏度可达-15 dBm。     

应用于射频收发机的低功耗频率综合器

基于0.18μm 1P6M CMOS工艺,设计并实现了一种用于工作在2.4 GHz ISM频段的射频收发机的整数型频率综合器。频率综合器采用锁相环结构,包括片上全集成的电感电容压控振荡器、正交高频分频器、数字可编程分频器、鉴频鉴相器、电荷泵、二阶环路滤波器,为接收机提供正交本地振荡信号并驱动功率放大器。通过在PCB板上绑定裸片的方法进行测试,测试结果表明,压控振荡器的频率覆盖范围为2.338～2.495 GHz;锁定频率为2.424 GHz时,频偏3 MHz处的相位噪声为-113.4 dBc/Hz,带内相位噪声为-65.9 dBc/Hz;1 MHz处的参考杂散为-45.4 dBc,满足收发机整体性能指标的要求。在1.8 V电源电压下,频率综合器整体消耗电流仅为6.98 mA。芯片总面积为0.69 mm×0.56 mm。     

一种高效率全pMOS结构AC-DC电荷泵

介绍一种全新高性能的AC-DC电荷泵.它采用全pMOS的结构和阈值电压消除技术,使得其效率和输出电压都大幅度的改善.测试结果表明在13.56MHz和lV的输入条件下,相对于传统的MOS二管结构,这种全pMOS电荷泵的效率提高了104%,而输出电压获得125%的提升.     

应用于SC-UWB收发机的CMOS射频接收前端电路设计

设计了应用于单载波超宽带（SC-UWB）无线收发机中的CMOS射频接收前端电路. 该前端电路采用直接变频结构,包含一个差分低噪声放大器（LNA）、一个正交混频器和两个中频放大器。其中,LNA采用源级电感负反馈结构.首先给出了该类型LNA中输入匹配带宽关于栅源电容、工作频率及匹配目标值的表达式 然后考虑到栅极片上电感、键合电感及其精度,提出了在增益和功耗约束下的噪声因子优化策略。该LNA利用两级放大级的不同谐振点实现了7.1~8.1GHz频段上的平坦增益,并具有两种增益模式来改善接收机动态范围. 正交混频器采用折叠式双平衡吉尔伯特结构. 该射频前端电路采用TSMC0.18um RF CMOS工艺设计,芯片面积为1.43 mm2. 在高、低增益模式下,测得的最大转换增益分别为42dB和22dB,输入1dB压缩点为-40dBm和-20dBm,S11低于-18dB和-14.5dB,中频3dB带宽大于500MHz. 高增益模式下双边带噪声因子为4.7dB. 整个电路在1.8V供电电压下功耗为65mW。     

一种用于无线植入式神经控制信号传输的低功耗BPSK解调器的CMOS实现

本文提出了一种新的BPSK解调器。在这个解调器中,设计了一种结构非常简单的时钟倍频器电路来代替传统BPSK解调器中的模拟乘法器,使得所设计的解调器电路结构简单、功耗较低,从而更适合于无线植入式神经记录系统中体内部分的单芯片设计。所提出的BPSK解调器采用Global Foundries 0.35 ?m 3.3 V标准CMOS工艺实现,芯片面积仅0.07 mm2,功耗只有0.5 mW。芯片测试结果证明它能正常工作。     

一种新型混合信号时钟延时锁定环电路设计

给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字电路控制模块,通过对改进后的电荷泵中的附加开关工作时间的精确控制来实现对输入时钟信号所需延时的精确控制,从而得到所需的延时。该电路不会累积相位误差,具有良好的噪声敏感度。电路采用0.18μm的CMOS工艺,工作电压1.5V,可管理的时钟信号最高频率为360MHz,延时范围为1T,延时精度为T/32。     

A low-power CMOS Bluetooth RF transceiver with a digital offset canceling DLL-based GFSK demodulator

This paper presents a fully integrated 0.18-/spl mu/m CMOS Bluetooth transceiver. The chip consumes 33 mA in receive mode and 25 mA in transmit mode from a 3-V system supply. The receiver uses a low-IF (3-MHz) architecture, and the transmitter uses a direct modulation with ROM-based Gaussian low-pass filter and I/Q direct digital frequency synthesizer for high level of integration and low power consumption. A new frequency shift keying demodulator based on a delay-locked loop with a digital frequency offset canceller is proposed. The demodulator operates without harmonic distortion, handles up to /spl plusmn/160-kHz frequency offset, and consumes only 2 mA from a 1.8-V supply. The receiver dynamic range is from -78 dBm to -16 dBm at 0.1% bit-error rate, and the transmitter delivers a maximum of 0 dBm with 20-dB digital power control capability.     

用90nm CMOS数字工艺实现的低抖动时钟锁相环设计

用90nmCMOS数字工艺设计实现了一个低抖动的时钟锁相环.锁相环不需要"模拟"的电阻和电容,采用金属间的寄生电容作为环路滤波器的电容.测试结果显示,锁相环锁定在1.989GHz时的均方抖动为3.7977ps,周期峰峰值抖动为31.225ps,核心功耗约为9mW.锁相环可稳定输出的频率范围为125MHz到2.7GHz.     

用90nm CMOS数字工艺实现的低抖动时钟锁相环设计

用90nmCMOS数字工艺设计实现了一个低抖动的时钟锁相环.锁相环不需要"模拟"的电阻和电容,采用金属间的寄生电容作为环路滤波器的电容.测试结果显示,锁相环锁定在1.989GHz时的均方抖动为3.7977ps,周期峰峰值抖动为31.225ps,核心功耗约为9mW.锁相环可稳定输出的频率范围为125MHz到2.7GHz.     

1.244GHz 0.25μm CMOS低功耗锁相环

采用TSMC公司的标准0.25μm CMOS工艺,设计并实现了一个全集成的1.244GHz低功耗锁相环,提出了一种锁相环相位噪声的行为级模拟方法.锁相环的核心功耗仅为12mW,输出时钟信号均方抖动为6.1ps,单边带相位噪声在10kHz频偏处为-106dBc/Hz.     

延迟锁定环(DLL)及其应用

DLL可以产生精确的延迟效果而不受环境和工艺条件的影响 ,因而常用来生成稳定的延迟或多相位的时钟信号。文中介绍了延迟锁相环的结构 ,设计了 CMOS工艺 DLL具体电路 ,着重分析了新型的伪差分结构延迟单元 ,它可使设计简单而且单位延迟时间的选择更加灵活。文中还对 DLL在高速以太网发送电路中的应用作了具体的设计和仿真 ,运用 DLL使发送数据的上升、下降时间精确地控制在 4ns± 1 ns的范围内     

A low-power monolithic CMOS transceiver for 802.11b wireless LANs

A single-chip low-power transceiver IC operating in the 2.4 GHz ISM band is presented. Designed in 0.18 μm CMOS, the transceiver system employs direct-conversion architecture for both the receiver and transmitter to realize a fully integrated wireless LAN product. A sigma-delta (∑△) fractional-N frequency synthesizer provides on-chip quadrature local oscillator frequency. Measurement results show that the receiver achieves a maximum gain of 81 dB and a noise figure of 8.2 dB, the transmitter has maximum output power of-3.4 dBm and RMS EVM of 6.8%. Power dissipation of the transceiver is 74 mW in the receiving mode and 81 mW in the transmitting mode under a supply voltage of 1.8 V, including 30 mW consumed by the frequency synthesizer. The total chip area with pads is 2.7×4.2 mm2.     

一种应用于锁相环的线性化电荷泵电路

采用0.18 μm SiGe BiCMOS工艺,设计了一种线性化电荷泵电路,并对线性化电荷泵原理进行了分析.基于采样保持原理的充放电电路,配合特定时序逻辑电路,实现了较优的电荷泵线性化和锁相环鉴相杂散性能.该线性化电荷泵用于锁相环的闭环测试.结果表明,与非线性化电荷泵相比,闭环100 kHz频偏处相位噪声性能提升了 9...     

用0.35μm CMOS工艺实现存储接口单元中的数模混合DLL

论述了一种利用0.35mm、双阱、双层金属、双层多晶硅的CMOS工艺所实现的延迟锁定环(DLL)。该DLL用于RISC处理器中存储接口部件的时钟同步。本文介绍了其应用背景,给出了DLL的系统结构,接着分别介绍了鉴相器、电荷泵以及压控延迟线的电路结构,最后给出相关仿真结果。