基于SOPC的LED网络控制器的设计与实现

本文提出了一种基于SOPC的LED网络控制器的设计方法。采用FPGA+SRAM+PHY/MAC的结构,构建了网络控制器硬件平台。采用软硬件协调设计理念,通过添加NiosII自定义外设IP软核、利用FPGA和外部SRAM构建大容量FIFO以及优化网卡驱动程序,实现TOE和RDMA功能,从而提高网络控制器的带宽、保证LED屏画面流畅。系统测试表明,控制器性能稳定,NiosII工作在50MHz时,网络控制器接收UDP数据的带宽为60Mbps。     

FPGA在高速实时信号采集系统中的应用

高速实时信号采集系统是由高性能ADC、FPGA和QDRⅡSRAM等组成。其中高性能ADC实现模数转换,FPGA与QDRⅡSRAM实现ADC信号的接收、数据重组、存储和传输。重点讲述了FPGA如何接收采样率为2 GS/s的高速ADC数据并保持一定的时序裕量,并通过分析FPGA中资源占用情况可以看到FPGA在高速实时信号采集系统中具有很大的优势。     

QDR—Ⅱ SRAM在高速数据采集系统中的应用

随着数字通信技术的发展,对高速大容量数据存储的要求越来越高。本文在分析QDR-Ⅱ SRAM的存储器结构和主要操作时序的基础上,详细介绍了QDR—Ⅱ SRAM控制器的设计以及在高速数据采集系统中的应用。     

基于FPGA的ZBT SRAM接口控制器的设计

Zero Bus Turnaround(ZBT)SRAM是一种高速存储器,根据其操作接口的时序要求,本文介绍了一种基于Altera Stratix和Stratix GX FPGA的ZBTSRAM接口控制器,在文中详细介绍了ZBT SRAM的接口时序和fTPGA接口控制器的结构以及对ZBT SRAM的读写操作过程。     

USB协议的下的PC机与FPGA的数据通信

该文通过设计EZ_USB FX2CY7C68013A芯片与FPGA的接口电路,并基于USB协议来实现PC机与FPGA的数据通信。详细介绍了固件程序的设计,Slave FIFO模式特性,CY7C68013A芯片的Slave FIFO接口模式与FPGA的电路设计以及与FPGA接口的读写VHDL语言设计。     

CAN总线在石油仪器组合导航系统中的应用

基于DSP + FPGA结构的石油仪器组合导航系统中CAN总线系统设计,为了使数据能够在整个CAN总线网络协调、有效、快速、稳定的传输,提出了一种使用FPGA作为CAN总线节点结构中的核心处理器的设计方法;CAN控制器采用具有SPI接口的MCP2515,利用FPGA实现MCP2515的初始化、数据的发送和接收,实现了DSP处理器的CAN总线扩展应用;该方法由于把CAN节点控制的大量的工作交给FPGA实现,DSP只需要对FPGA中CAN数据接收FIFO和CAN数据发送FIFO进行读写操作,即可完成CAN总线的数据读写操作,大大减轻了DSP的数据处理压力;试验测试及产品应用表明,该设计有效、稳定可靠、可扩展性好,易于修改和移植,具有较强的工程实用价值。     

FPGA与PCI-E总线在声靶控制器中的应用

针对现有声靶控制器在应用中的局限性,设计了一种基于FPGA和PCI-E总线的多功能声靶控制器;控制器以FPGA为核心,通过对控制器进行功能划分,在FPGA实现了A/D、D/A的控制器,数据FIFO,前置电路逻辑控制器,和系统时序控制器;最后以第三代计算机总线PCI-E为数据接口,完成控制器与计算机的数据交换;经过时序仿真和在实际中的应用,控制器达到了设计的功能和指标,验证了设计思想的正确性。     

基于FPGA+USB接口的硬件加密系统

文章介绍了一种基于FPGA+USB接口的硬件加密系统的设计,给出了基于USB接口的加密卡的硬件设计,阐述了FPGA、USB接口控制器等模块的功能,并重点介绍了系统的实现过程。     

高速大容量记录仪的USB3.0高速读数接口设计

针对当前USB 2.0已不能满足对高速大容量数据记录仪快速读数的要求,设计了一种基于USB 3.0的高速读数接口。系统以存储阵列构建的某高速大容量机载雷达数据记录仪为背景,USB 3.0采用Slave FIFO接口模式,以记录仪的FPGA为外部主控制器,在FPGA内部构建一个高速FIFO实现对存储数据的缓存与传输,最后通过USB 3.0接口高速传输至计算机。重点介绍了USB 3.0读数接口硬件及其固件程序和FPGA控制程序的设计,并采用GPIF Designer II及Quartus II软件进行仿真与验证。实验结果表明,该USB 3.0接口速率可达120 MB/s,满足记录仪高速读取的要求。     

基于FPGA的微小型导航计算机数据采集系统设计

提出了以高性能DSP为核心，由FPGA构成主要外部输入输出接口的导航计算机方案，并重点对由FPGA构成的ADC采样控制器进行了设计。处理器DSP只需通过EMIF接口访问FPGA中的FIFO即可进行数据接收。FPGA设计采用VHDL语言描述，并利用Quartus24．0对设计方案进行了仿真，仿真结果表明该设计是有效的。同时，本文也简述了DSP和FPGA接口的软硬件设计。     

通用PCI目标控制器的设计与实现

在研究PCI总线规范的基础上,完成PCI目标控制器的功能描述和验证,从整体设计、数据通路和控制路径的建立上阐述对目标控制器的设计,实现了FIFO型数据接口和寄存器型数据接口,以满足通用性。使用总线功能模型完成对PCI目标控制器的功能验证,测试结果显示该模型满足功能要求,同时进行了FPGA实现,完全符合PCIv22规范要求。     

基于MC8051内核的便携幅频特性测试仪设计

为满足实际工程应用的需要,研制了以嵌入式MC8051内核为核心技术的便携式幅频特性测试仪。系统以Xilinx公司生产的型号为XC3S400的FPGA芯片为硬件处理核心,以MC8051内核作为用户交互界面设计的控制核心。采用"正弦查找表IP核+D/A"的方式实现DDS技术并产生系统扫频信号,以异步FIFO作为FPGA与MC8051内核之间数据传输的缓存模块,同时采用TFT彩屏液晶进行显示界面设计。     

嵌入式TFT-LCD控制器设计

针对常见TFT-LCD控制器存在体积大、显示效果差的缺点,设计一种嵌入式TFT-LCD控制器。使用双先入先出电路实现通用的MCU接口,基于时分复用技术解决读写显示缓存的问题,利用状态转移机制产生控制时序信号,并对各功能模块进行层次化设计。在ARM+FPGA硬件平台上的仿真结果表明,该控制器显示效果好、响应速度快、通用性强。     

ASIC中的异步FIFO的实现

绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题,多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口,它们之间不需要互相握手,只需跟接口FIFO模块进行交互就可以了,使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的,采用VHDL语言设计,通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIFO运行稳定,占用FPGA内部资源也非常少。     

基于SOPC的VGA显示技术的研究

介绍了基于SOPC技术的图像显示系统。存储在SRAM中的图像数据经过DMA通道高速传输到VGA控制器,然后由VGA控制器产生时序在VGA显示器上显示。整个系统由一片Mtera公司的FPGA芯片EP1C20以及外围的存储器和接口电路构成。实验表明,采用SOPC技术构建的VGA显示系统体积小、功耗低、可靠性强。     

Camera Link接口的异步FIFO设计与实现

介绍了异步FIFO在Camera Link接口中的应用,将Camera Link接口中的帧有效信号FVAL和行有效信号LVAL引入到异步FIFO的设计中。分析了FPGA中设计异步FIFO的难点,解决了异步FIFO设计中存在的两个关键问题:一是尽量降低电路中亚稳态的出现概率;二是如何产生空、满等相应的控制信号。为Camera Link接口提供了稳定的视频数据及控制信号。