一种高性能快速傅里叶变换的硬件设计

针对现有架构中复数乘法器普遍存在关键路径较长且硬件效率低下的问题,设计了一种高性能单路延时反馈结构的基2²快速傅里叶变换．利用旋转因子乘法中一个乘数为常数的特点,提出用常数乘法器替代传统复数乘法器的方法来实现旋转因子乘法．另外,还提出了一种新型常数乘法器设计方法即系数放大法,通过将旋转因子常系数放大的方法使相应常数乘法器所需的加法器数量减少到最低,减小了硬件资源消耗的同时也进一步缩短了关键路径,提高了硬件效率．文中设计的16点快速傅里叶变换在0.18μm工艺下的最大时钟频率可达710MHz,面积约为0.12mm²; 对比其他构架,在Xilinx Virtex-4上所需slice数量减少8％,单位面积吞吐率约提高了1倍; 在Xilinx Virtex-5上所需LUT数量减少44％,单位面积吞吐率约提高了1倍．     

LTE系统中可配置FFT/IFFT的设计与实现

针对3GPP长期演进(LTE)系统中载波数目可变以及存在非2n点的特点,提出了一种点数可变、支持非2n点的快速傅里叶变换/逆变换(FFT/IFFT)设计方案.通过采用流水线乒乓结构,利用基2、基3、基4混合基结构实现了高速可配置的FFT/IFFT.将旋转因子统一存储,同时对地址生成单元进行优化,使输入、输出数据共用RAM,可以节约100kbit左右的存储空间.仿真和综合结果表明,该设计方案满足LTE高速系统中各种带宽下FFT/IFFT的要求.     

基于FPGA的高性能浮点型FFT处理器设计

根据基2分解的FFT算法理论,采用了流水线与并行结合的方式,设计了一种基于FPGA芯片的FFT计算模块.该模块由地址控制单元和存储单元配合蝶形运算单元,实现了计算长度为1 024点、数据类型为32位浮点型的FFT计算.测试结果表明,该模块在CycloneIII芯片中耗用3 928个LE和123kb的存储器资源,稳定工作频率可达110 MHz,完成1 024点FFT变换时间为95.66μs,具有良好的运算性能.     

基于改进旋转因子的高性能FFT硬件设计

针对FFT硬件实现中旋转因子模块占用资源较多的问题,设计高性能单路延时反馈结构的基2²快速傅里叶变换. 采用CORDIC与MCM混合的方法设计旋转因子模块,实现了无需常规乘法器的FFT架构,不必占用DSP48E资源. 对于旋转角度数量较少的W₁₆旋转因子模块,采用基于三输入加法器的MCM方法设计,将加法器数量降到最低. 对于旋转角度数量较多的W₆₄、W₂₅₆和W_{1 024}模块,采用CORDIC方法设计. 依据旋转角度的数学规律,设计旋转角度实时生成模块,与传统的CORDIC方法相比,不需要占用ROM资源,避免了复杂的寻址逻辑和时序控制. 与其他构架相比,设计的16 bit 64点快速傅里叶变换在Xilinx Virtex-7上将单位slice吞吐率提高了35.20%,256点FFT在Virtex-5上提高了30.37%,1 024点FFT在Virtex-7上提高了25.38%.     

一种基于数字信号处理器的有效FFT实现

针对目前基于专用数字信号处理器（ＤＳＰ）实现快速傅里叶变换（ＦＦＴ）中遇到的处理速度和程序量之间的矛盾,提出了一种重复算法,它在保持直接算法速度的前提下减少了程序量,同时该方法可应用于其他变换（如ＤＣＴ等）．最后给出在ＴＭＳ３２０Ｃ２５上的实验结果,说明了该方法的有效性．     

一种频率抽取FFT蝶形递归算法及其高效应用

实际应用中全部点的FFT算法是冗余的，为解决少数点的FFT算法，文章导出了蝶形FFT的递归方程，给出实现少数点应用程序，进而提出直接多项式方法，较全部点迭代FFT算法具有更高的效率。     

一种面向MIMD并行机实现的FFT并行算法

提出了一种适合于多指令流多数据流并行机和计算机网络并行实现的快速傅里叶变换的系数矩阵块对角化并行算法。该并行算法的并行度高,且各个并行任务在运算期间不需要互相通信,因而在计算机网络及通信速率和带宽较低的并行计算机上并行实现时效率较高。     

一种实现任意基FFT的快速整序算法

提出了一种数据整序快速算法,能对任意基FFT变换的数据进行快速整序。该算法对数据进行循环嵌套分组,简化了数据交换的判断条件,并减少了求解数据序号位倒序值的运算量。计算结果表明,当数据规模越大,该算法的数据整序时间较其他算法越少,并使基2-FFT的运算时间较用其他整序算法时减少1.3%~4%。较用直接整序方法时减少7%~19%。     

提高FFT运算速度的几项措施

根据ＤＦＴ运算的线性特性、数字计算机的结构、汇编语言的特点,提出了几项能进一步提高ＦＦＴ运算速度的措施,可以以定点运算的速度达到了浮点运算的精度。该几项措施已经运用在ＺＺ－１旋转机械故障分析仪的功率谱运算之中。实践证明,提高ＦＦＴ运算速度的效果是十分明显的。     

一种FFT并行处理机的设计与实现

专用指令集处理器具有数字信号处理器的可编程性和专用处理电路的高速性,以专用指令集处理器为核心构成的阵列式并行处理系统在高速实时处理方面有着非常重要的应用．为此,提出了一种基于专用指令集处理器的快速傅里叶变换并行处理机实现方法．设计了基于精简指令集处理器体系结构的可编程处理单元,以其为核心构成并行处理系统,采用通信矩阵解决了并行系统内各个处理单元间的数据交换问题,实现了1024点快速傅里叶变换的并行处理．实验结果表明,在快速傅里叶变换处理方面,其处理速度比典型数字信号处理器提高30％,且具有系统并行规模大、功能灵活可变、设计复杂程度适当、设计重复利用性好的优点,非常适合在现场可编程逻辑门阵列中以SoC的形式实现．     

Design and implementation of FFT/IFFT in IEEE 802.16d OFDM system

The IEEE 802.16 standard specifies the air interface of wireless metropolitan area network (WMAN), and aims to provide wireless broadband access for integrated voice and video services. This paper presents the efficient design and implementation of fast Frouier transform (FFT) and inverse fast Frouier transform (IFFT) for the application in IEEE 802.16d orthogonal frequency division multiplexing (OFDM) system. In this design, a novel pipeline structure for the branch of butterfly unit (BU) is proposed, which can improve the processing symbol rate by adding the number of branch flexibly. The symmetrical ping-pang structure of random access memory (RAM) is performed to increase the system throughput. Simulation results reveal that only with 1 branch of BU, the proposed FFT/IFFT design can almost achieve the maximum bandwidth requirement of IEEE 802.16d OFDM system. And this design has been verified by FPGA and successfully implemented in the prototype of WiMAX transceiver.     

基于CORDIC的基4-IFFT／FFT算法的硬件实现

该文给出了一种基于CORDIC的基4-IFFT／FFT算法,只需加减法和移位即可实现乘法。在QuartusⅡ上建立了一个VHDL无乘法器递归结构的仿真模型进行验证,在CycloneⅡ系列的开发板上完成硬件实现。实验结果表明,对于1024点的FFT运算,该文给出的算法相比于级联结构可节省55％的硬件资源。对于20MHz下的64点FFT运算,时间约为13μs。整个算法成本低,速度较快又采用模块化思想设计,可移植性强,通用性好,在可见光OFDM调制解调系统中有很好的应用前景。     

流水并行1-D FFT地址映射算法

讨论了2个流水蝶形单元并行的地址映射算法.由于FFT级间数据读写关系复杂,实现每次并行执行2个蝶式运算的地址产生非常复杂.通过对基2数据流图的改造,将存储器分为2个存储体,各级每个蝶式运算的1对操作数位于同一存储体,并行执行的2对操作数位于不同存储体相同地址,计算结果按原址写回,同时每次计算所需的2个旋转因子地址间存在一定关系,因而可用1个地址产生单元,实现2条流水线并行所需的操作数及旋转因子的并行访问.本地址产生单元易于实现,资源需求少、延时较小,且可使蝶式计算循环次数减少一半.     

高速广义多载波解调的低成本硬件优化设计

针对广义多载波解调,设计了一种输出符合多相滤波器串行输入的512点流水线结构逆快速傅里叶变换处理器,从而避免了系统中额外的数据存储,减少了系统总体的硬件开销和运算延时.处理器基本运算单元采用一种输入正序、输出正序的新型基23单路延时本地反馈结构.经过三级基本单元和一级深度为64的缓存后,最终输出为按逆快速傅里叶变换计算结果以因子8抽取的序列.在具体实现中,还提出了一种提取公因值的方法来优化旋转因子的存储.该处理器用FPGA验证,相比传统基23单路延时反馈结构和基8前向反馈结构,存储资源可分别减少30%和67%,并且比单路延时反馈结构输出延时减少约43%.     

Windows环境下快速傅里叶变换的软件实现

根据微计算机的高速发展和Ｗｉｎｄｏｗｓ提供虚存管理－内存可达１６ＭＢ的优越性，提出了一种在微机上实现快速傅里叶变换的方法。     

基于FPGA的基-4 FFT算法的硬件实现

针对高速数字信号处理的要求，提出用FPGA实现基-4 FFT算法，并对其整体结构、蝶形单元进行了分析．采用蝶算单元输入并行结构和同址运算，能同时提供蝶形运算所需的4个操作数，具有最大的数据并行性，能提高处理速度；按照旋转因子存放规则，蝶形运算所需的3个旋转因子地址相同，且寻址方式简单；输出采取与输入相似的存储器；运算单元同时采用3个乘法的复数运算算法来实现．     

基于FPGA的基-4 FFT算法的硬件实现

针对高速数字信号处理的要求,提出用FPGA实现基-4FFT算法,并对其整体结构、蝶形单元进行了分析.采用蝶算单元输入并行结构和同址运算,能同时提供蝶形运算所需的4个操作数,具有最大的数据并行性,能提高处理速度;按照旋转因子存放规则,蝶形运算所需的3个旋转因子地址相同,且寻址方式简单;输出采取与输入相似的存储器;运算单元同时采用3个乘法的复数运算算法来实现.     

ASIC Design of Floating-Point FFT Processor

An application specific integrated circuit (ASIC) design of a 1024 points floating-point fast Fourier transform(FFT) processor is presented. It can satisfy the requirement of high accuracy FFT result in related fields. Several novel design techniques for floating-point adder and multiplier are introduced in detail to enhance the speed of the system. At the same time, the power consumption is decreased. The hardware area is effectively reduced as an improved butterfly processor is developed. There is a substantial increase in the performance of the design since a pipelined architecture is adopted, and very large scale integrated (VLSI) is easy to realize due to the regularity. A result of validation using field programmable gate array (FPGA) is shown at the end. When the system clock is set to 50 MHz, 204.8 μs is needed to complete the operation of FFT computation.     

可变长FFT并行旋转因子高效产生算法及实现

为了解决FFT处理并行旋转因子产生复杂、所需存储资源多的问题,该文在分体存储器结构的基础上,提出了一种新的旋转因子存储、访问策略．该策略保证混合基4/2 FFT算法每个蝶式运算所需的3个旋转因子均可无冲突并行访问,且在同一个旋转因子查找表的基础上,使计算任意小于最大可处理长度的FFT时,各级访问旋转因子地址的产生仅与最大可处理长度有关,而与当前处理长度无关．该算法仅用一个可移位累加数寄存器,实现计算过程中旋转因子地址产生的级间切换,且使一个存储体容量及访问次数减少了一半以上．