基于0.18 μm CMOS工艺的超高速比较器

给出了基于TSMC 0．18μm CMOS工艺的1．8V超高速比较器的设计方案；对比较器速度和失调进行综合，设计了一个1GHz超高速低失调比较器；通过Monte Carlo仿真，验证该比较器的失调电压分布范围为-4．5～4．5mV，并进行了版图设计。该比较器应用于低电压A／D转换器设计中，可达到6位以上的精度。     

一种5位10 GHz SiGe BiCMOS比较器

SiGe BiCMOS提供了性能极其优异的异质结晶体管(HBT),其ft超过70 GHz,β>120,并具有高线性、低噪声等特点,非常适合高频领域的应用。基于SiGe BiCMOS工艺,提出了一种高性能全差分超高速比较器。该电路由宽带宽前置放大器和改进的主从式锁存器组成,采用3.3 V单电压源,比较时钟超过10 GHz,差模信号电压输入量程为0.8 V,输出差模电压0.4 V,输入失调电压约2.5 mV;工作时钟10 GHz时,用于闪烁式A/D转换器可以达到5位的精度。     

基于InP-DHBT的20 GHz的超高速比较器

采用截止频率fT为170 GHz的InP-DHBT工艺,我们设计并制作了一个超高速主从电压比较器。整个芯片的面积（包括焊盘）是0.75?1.04 mm2,在-4V的单电源电压下消耗的功耗是440mW（不包括时钟产生部分）。整个芯片包含了77个InP DHBTs。比较器的尼奎斯特测试到了20GHz,输入灵敏度在10 GHz采样率的时候是6mV,在20 GHz的时候是16 mV。据我们所知,这在国内还是第一次在单片上集成超过70个InP DHBTs的电路,也是目前国内具有最高采样率的比较器。     

一种低失调CMOS比较器设计

本文在研究各种比较器失调消除技术基础上,提出了一种用于ADC电路的高速高精度比较器失调消除技术.该比较器由主动复位和共模箝位的预放大器和输出锁存器构成,通过负反馈自适应调整比较器输入失调电压,降低了开关电容沟道电荷注入和时钟馈通对比较器精度的影响.仿真结果表明,在Chartered 0.35μm COMS工艺下,电源电压3.3V,调整后的比较器失调误差为34μV,比较速率100MHz.     

一种8 Bit 10 GHz SiGe BiCMOS比较器

SiGe BiCMOS提供了性能极其优异的HBT（异质结晶体管）,其ft超过70 GHz,β〉120,高线性,低噪声,非常适合高频领域应用。本文基于SiGe BiCMOS工艺。提出了一种高性能全差分超高速比较器,它由宽带宽前置放大器、改进的主从式锁存器组成。采用3．3v单电压源,比较时钟超过10GHz,差模信号电压输入量程为0．8V,输出差模电压为0．4V,输入失调电压约2．5mV,用于8位两步闪烁式AID转换器。     

一种用于流水线结构ADC中改进速度/功耗比的CMOS动态比较器

提出了一种适用于高速、单级低分辨率流水线结构ADC的全差分动态比较器.由于采用了电流源耦合和差分对输入结构,比较器的翻转阈值电压可以设计为任意值.与传统的比较器相比,该比较器较好地兼顾了面积、功耗以及速度等方面,在这些方面有了较大的改进.该比较器在0.35μm CMOS工艺下完成流片,面积为30μm×70μm.仿真和测试结果表明,该比较器可以在2Vpp的输入信号和1GHz的时钟频率下工作,在3.3V的电源电压下,功耗仅为181μW.速度/功耗比达到了5524GS/J.     

一种用于流水线结构ADC中改进速度/功耗比的CMOS动态比较器

提出了一种适用于高速、单级低分辨率流水线结构ADC的全差分动态比较器.由于采用了电流源耦合和差分对输入结构,比较器的翻转阈值电压可以设计为任意值.与传统的比较器相比,该比较器较好地兼顾了面积、功耗以及速度等方面,在这些方面有了较大的改进.该比较器在0.35μm CMOS工艺下完成流片,面积为30μm×70μm.仿真和测试结果表明,该比较器可以在2Vpp的输入信号和1GHz的时钟频率下工作,在3.3V的电源电压下,功耗仅为181μW.速度/功耗比达到了5524GS/J.     

一种高速高精度比较器的设计

基于预放大锁存快速比较理论,提出了一种高速高精度CMOS比较器的电路拓扑.该比较器采用负载管并联负电阻的方式提高预放大器增益,以降低失调电压.采用预设静态电流的方式提高再生锁存级的再生能力,以提高比较器的速度.在TSMC0.18μm工艺模型下,采用Cadence Specture进行仿真.结果表明,该比较器在时钟频率为1GHz时,分辨率可以达到0.6mV,传输延迟时间为320ps,功耗为1mW.     

一种基于差动放大器的超高速脉宽调整电路

设计了一种用于超高速A/D转换器的脉宽调整电路。以基准输出电压为参照,利用差动放大器输出控制时钟输出占空比,最高可工作在1.7 GHz时钟频率下,锁定精度为50%±1%;拥有20%～80%占空比输入,且能很好地抑制时钟抖动。电路采用0.18μm工艺制作,芯片面积为0.3 mm×0.1 mm,在1.9 V电源电压下,功耗小于40 mW。     

一种高速高精度比较器的设计

数模转换器(ADC)作为片上集成系统SOC的关键模块,直接决定着SOC的性能.比较器更是在ADC中尤其是逐次逼近型(SAR)ADC中起着非常重要的作用.在SAR ADC中,比较器决定着ADC的速度、精度和功耗等指标,因此说,比较器是SARADC的核心电路.设计了一种应用于12 bit、1 Ms/s采样率SAR ADC的比较器,并提出了估算输入失调电压的新方法.仿真结果表明,在1.8 V,UMC18混合信号工艺下,速度能达到20 MHz,增益达到77 dB,有效分辨的最小电平达到400μV,第一级等效输入噪声仅为94μV.在每级电路存在20 mV失调电压的情况下,该比较器仍能将失调电压有效消除.     

一种0.18微米CMOS工艺下超高速宽带折叠内插ADC的数字校正技术

本文呈现了一种0.18微米CMOS工艺下超高速宽带折叠内插ADC的数字校正技术。对ADC的高3位Flash转换器和低5位折叠内插ADC执行了类似的数字校正。电路的Spice仿真和芯片测试结果显示,对于高频宽带模拟信号输入,当禁用校正电路时,该ADC地 ENOB只能达到5.9位,启用校正,ENOB可以获得7.2位。     

An ultra high-speed 8-bit timing interleave folding＆interpolating analog-to-digital converter with digital foreground calibration technology

A 2-Gsample/s 8-b analog-to-digital converter in 0.35μm BiCMOS process technology is presented. The ADC uses the unique folding and interpolating algorithm and dual-channel timing interleave multiplexing technology to achieve a sampling rate of 2 GSPS.Digital calibration technology is used for the offset and gain corrections of the S/H circuit,the offset correction of preamplifier,and the gain and clock phase corrections between channels.As a result of testing,the ADC achieves 7.32 ENOB at an analog input of 484 MHz and 7.1 ENOB at Nyquist input after the chip is self-corrected.     

A digital calibration technique for an ultra high-speed wide-bandwidth folding and interpolating analog-to-digital converter in 0.18-μm CMOS technology

A digital calibration technique for an ultra high-speed folding and interpolating analog-to-digital converter in 0.18-μm CMOS technology is presented.The similar digital calibration techniques are taken for high 3-bit flash converter and low 5-bit folding and interpolating converter,which are based on well-designed calibration reference, calibration DAC and comparators.The spice simulation and the measured results show the ADC produces 5.9 ENOB with calibration disabled and 7.2 ENOB with calibration enabled for high-frequency wide-bandwidth analog input.     

IR-UWB数字相干接收机的硬件电路设计

在超宽带信号的接收中,相干接收比非相干接收拥有更高的分辨率,能充分发挥超宽带信号定位精度高等优点.相干接收机对UWB信号进行高速采样后再处理,采样的速度和精度是限制UWB相干接收机测距精度的主要因素.本文设计并实现了IR-UWB的数字相干接收机,接收机采用高速采样芯片ADC08D1000对脉冲超宽带（IR-UWB）信号进行双通道交织采样,然后使用FPGA对采样数据进行降速处理.测试结果证明,本文设计的接收机能准确捕获到脉宽为1 ns的UWB信号.     

一种改进了碰撞电离的超高速InP基SHBT SDD模型

从物理机制上分析了超高速InP/InGaAs SHBT碰撞电离与温度的关系,通过加入表示温度的参数和简化电场计算,得到一种改进的碰撞电离模型. 同时针对自有工艺和器件特性,采用SDD (symbolically defined device）技术建立了一个包括碰撞电离和自热效应的InP/InGaAs SHBT的直流模型. 模型内嵌入HP-ADS中仿真并与测试结果进行比较,准确地拟合了InP/InGaAs SHBT的器件特性.     

超宽带快速跳频信号侦察技术

在现有的器件水平下,采用多通道并行采集再进行数字信道化的方法对接收信号进行并行处理,可以完成极高频/超高频(EHF/SHF)频段战略战术通信中跳频带宽高达数吉赫、跳速高达每秒数万跳的超宽带快速跳频信号实时检测;同时,采用多通道高速采集、海量存储方法存储海量数据,再采用相应跳频信号分析方法可以完成信号分析和解跳解调以及信号解译。研究实践证明,该方法是目前进行超宽带快速跳频信号进行侦察的有效手段。     

四通道高速数据采集系统设计

为满足合成孔径雷达中对宽带I,Q基带信号数据采集存储的迫切需求,介绍了一种基于高速AD器件,以大容量FPGA为核心的高速数据采集系统设计方法。利用高速ADC器件实现对宽带I,Q信号采样,FPGA完成AD的参数配置、高速数据缓存及各种时序控制,实现了四通道500MSPS的高速数据同步采集与传输。测试结果显示：系统动态范围大,信噪比高。系统为标准6U插件,电路实现简单、使用灵活,已成功应用于多个雷达系统中完成各项实验。     

高速信号采集记录仪设计

针对高速信号实时采集存储的需求,设计了一种高速信号采集记录仪。记录仪通过高速A/D转换器对信号进行采样,并实时存入NAND FLASH存储阵列中。为提高数据存储速率,综合采用并行总线、交错双平面页编程、多级流水线等技术,大幅提升FLASH的写入速度。记录仪可实现8bit、200MSPS的采样速率,并可将速率为200MB/s的采样数据实时存储。     

基于非标频点的高铁公专网资源优配方案的研究

本文介绍高铁实施非标频以实现高铁公专网资源优配,在高铁用户识别、高铁用户定位算法基础上,对铁路周边公专网用户进行识别和定位,判别出高铁专网中公网用户,对存在大量公网用户长期占用高铁专网资源的区域实施高铁专网小区非标频,实现公专网小区异频,减少公网小区重选至专网,降低高铁专网容量,实现高铁公专网资源优配,提升高铁专网用户感知度。