DVB标准RS码译码的新技术

根据RS译码算法原理[1] ,结合DVB(数字视频广播 )系统中译码的具体指标要求以及芯片模块化的思想 ,通过对BM算法实现的优化和改进 ,采用FPGA技术实现了RS译码电路 ,通过了QUAR TUSII仿真测试以及试验板调试。由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计 ,使得该译码器速度快 ,占用资源少 ,译码速率可达 2 0Msps。     

DVB标准RS码译码的新技术

根据RS译码算法原理[1],结合DVB(数字视频广播)系统中译码的具体指标要求以及芯片模块化的思想,通过对BM算法实现的优化和改进,采用FPGA技术实现了RS译码电路,通过了QUARTUSII仿真测试以及试验板调试.由于采用了流水线技术、新的无求逆的BM算法以及关键环节的优化设计,使得该译码器速度快,占用资源少,译码速率可达20 Msps.     

基于FPGA的高速RS编解码器设计与实现

本文详细介绍了RS(255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现。根据编解码器的不同特点,采用不同方法实现GF(28)乘法器。编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法。在资源占用允许的同时最大限度提高编解码速度。     

RS译码的BM迭代算法及其FPGA实现

介绍了运用于RS译码中的BM迭带算法及利用BM迭带进行RS译码的基本原理,同时给出了该算法的FPGA实现,并通过在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

RS码译码算法对比研究

RS码所具有的高效译码性能使其被广泛应用于数据通信和存储系统的差错控制中。本文主要对目前常用的RS码的硬判决译码算法和K—V代数软判决译码算法进行对比研究。通过对两种算法原理的理论分析,给出了RS码在硬判决与软判决的算法下的计算机仿真。结果表明两种算法均能得到良好的译码效果,而软判决译码算法较硬判决方式能更有效地带来系统增益。而软判决译码算法可以通过适当提高复杂度来改善系统的性能。     

RS码的译码算法及软件实现

针对RS码译码比较复杂的特点，详细介绍了RS码译码的过程和算法，并通过实例说明其软件实现方法。     

基于CCSDS标准RS码的硬件实现

CCSDS经过20多年的发展已经成为卫星通信标准。本文实现了符合CCSDS标准RS（255，223）码的硬件实现。译码器采用时域译码算法，主要包括有限域并行乘法器、BM迭代算法、钱搜索算法和Forney算法，其运算结构规则，具有一定的通用性，因此适合于VISI实现。整个设计采用FPGA实现。     

[256,252]RS扩展码的快速译码算法

该文主要论述[256,252]RS(Reed-Solomon)扩展码的快速译码算法。该算法是通过简单的参数测试来发现接收数据中的错误类型以及错误模式,然后通过得到的错误模式来对接收数据进行错误纠正。与已有的译码算法相比,该算法具有占用硬件资源相对较少,处理时间相对较短的优点,并且在硬件译码器上实现的最高数据处理速率超过400Mbit/s。     

RS码改进的step—by—step译码算法

提出一种改进的RS码的step-by-step译码算法,给出了算法的基本原理,以及具体的并行算法与串行算法,采用此改进算法可以显著降低计算的复杂度,并提高译码速度。     

基于DSP的RS码快速译码

介绍一种快速RS译码方法,利用伴随矩阵的奇异性找出RS码的错误位置。每找出一个错误位置,对伴随式进行一次迭代运算并使伴随矩阵降一阶。利用迭代运算所得的伴随式,可容易地计算出错误值。再利用DSP的硬件乘法和软件流水线技术,对译码过程进行优化,从而使该译码算法得以快速实现。     

RS译码的Euclid算法及其FPGA实现

介绍运用于RS译码中的Euclid算法及利用Euclid算法进行RS译码的基本原理，同时给出该算法的FPGA实现，并在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

DMT处理器中RS译码器的设计

结合ADSL中DMT处理器的特点,提出其中所用的RS译码器的结构设计。解关键方程的算法用的是无求逆的BM迭代,并给出了与其他几种常规结构的比较。     

基于FPGA的RS码译码器的设计

介绍了符合CCSDS标准的RS(255,223)码译码器的硬件实现结构。译码器采用8位并行时域译码算法,主要包括了修正后的无逆BM迭代译码算法,钱搜索算法和Forney算法。采用了三级流水线结构实现,减小了译码器的时延,提高了译码的速率,使用了VHDL语言完成译码器的设计与实现。测试表明,该译码器性能优良,适用于高速通信。     

几何广义RS码的译码

本文给出了几何广义ＲＳ码的一种有效译码算法，该算法可对任意错误个数不超过「（ｄ－１）／２」的接收码字进行译码，其复杂度仅为Ｏ（ｎ＾３）。     

一种RS码编译码器的FPGA实现方法

介绍了RS[255,223]编译码器的FPGA设计和基于线形反馈移位寄存器的编码器设计,以及由伴随式计算、关键方程求解、钱氏搜索、Forney算法等功能模块组成的译码器。为了实现简单高效的译码器,给出了一种改进的BM算法,该算法避免了求逆运算,提高了译码器处理速度及其硬件可实现性,并给出了仿真时序图。     

RS码编码和译码的算法

本文针对用ＤＳＰ芯片实现ＲＳ码的编码器和译码器的要求,讨论ＲＳ码的编码和译码算法。     

RS码软判决译码算法研究的最新进展

本文在简要介绍RS码的基本概念及其译码算法的基础上，着重介绍了近几年来RS码软判决译码算法的最新进展，其中包括最大似然译码、代数软判决译码、基于Turbo编译码的软判决译码以及基于和积算法(SPA)的软判决译码算法等。     

RS码迭代译码算法分析

对RS码编译码原理进行了较为详细的描述，在此基础上分析了迭代译码算法。通过对计算机仿真结果的分析，将译码流程图进行了优化。     

RS码的编译码程序实现

RS码是一种对随机和突发差错具有良好纠错能力的多进制信道编码。文中介绍了RS码编码和BM迭代译码的原理,推导了在程序实现时关键步骤的迭代表达式,并采用C语言实现了构造伽罗华域、RS码生成多项式、RS码编码和BM迭代译码算法。程序可通过配置RS码码长、信息位长等参数完成对多种RS码的编译码,适用于包含多种RS系统码及截短码通信系统的编译码,具有工程应用价值。     

多重偏置在RS码软判译码中的应用研究

将一种基于盒匹配译码算法（BMA）的多重偏置处理应用到RS码的软判译码中,称之为BIAS-BMA,对其进行了仿真研究,并将其的译码性能与盒匹配译码,自适应置信度传播译码（ABP）及Koetter-Vardy（KV）等算法进行了比较。仿真结果表明,BIAS-BMA译码算法的性能要好于BMA,ABP及KV算法。