一种降低VDMOS导通电阻的新结构研究

本文提出了一种降低VDMOS导通电阻的新结构,从理论上分析了该结构在保证VDMOS器件击穿电压保持不变的前提下,可以降低VDMOS的比导通电阻约22%,同时该新结构仅需要在原VDMOS器件版图的基础上增加一个埋层,工艺可加工性较强。把该结构用于一款200V耐压的N沟道VDMOS器件的仿真分析,器件元胞的比导通电阻降低了23%,采用三次外延四次埋层的制作方式,器件的比导通电阻可以降低33%,该新结构在条栅VDMOS研制方面具有广阔的应用前景。     

具有p型埋层PSOI结构的耐压分析

提出了一种具有p型埋层的PSOI器件耐压新结构,称为埋层PSOI(BPSOI).其耐压机理是,通过p型埋层电荷产生的附加电场调制作用,导致表面电场分布中产生新的峰而使击穿电压提高;p型埋层的电中性作用增加了漂移区优化的浓度而使比导通电阻降低.借助二维MEDICI数值分析软件,获得此结构较一般PSOI的击穿电压提高52%～58%、比导通电阻降低45%～48%.     

具有P型埋层PSOI结构的耐压分析

提出了一种具有p型埋层的PSOI器件耐压新结构,称为埋层PSOI(BPSOI).其耐压机理是,通过p型埋层电荷产生的附加电场调制作用,导致表面电场分布中产生新的峰而使击穿电压提高;p型埋层的电中性作用增加了漂移区优化的浓度而使比导通电阻降低.借助二维MEDICI数值分析软件,获得此结构较一般PSOI的击穿电压提高52%～58%、比导通电阻降低45%～48%.     

双n型深阱隔离式高压n型沟道LDMOS器件设计

为了进一步优化高压LDMOS器件的耐压和比导通电阻的关系,提出了一种新颖的隔离式双n型深阱高压n型沟道LDMOS器件结构。采用独特的双n型深阱结构工艺替代传统结构工艺中的单n型深阱,解决了垂直方向上的pnp(p型阱-DNW-p型衬底)穿通问题和横向漏端扩展区的耐压与比导通电阻的优化问题的矛盾。器件仿真和硅晶圆测试数据显示,在0.35μm的工艺平台上,采用新结构的器件在满足100 V的耐压下,比导通电阻达到122 mΩ·mm2。同时,非埋层工艺使成本大幅下降。     

一种新颖的600 V浮空埋层结构

提出了一种新颖的低导通电阻600V器件结构。该结构采用了掺杂深槽和分裂浮空埋层结构,可以克服普通分裂浮空埋层结构划片道边缘漏电大的问题,同时仍然保持了普通分裂浮空埋层结构具有的较低导通电阻的优势。数值仿真表明,采用这种结构的600V器件外延层比导通电阻在相同耐压下比理想平行平面结结构小43%,从73.3mΩ·cm2降低到41.7mΩ·cm2。     

具有降场电极U形漂移区SOI-LDMOS的耐压特性

提出了一种具有降场电极U形漂移区SOI-LDMOS,借助2D泊松方程对其场分布进行解析分析和数值分析,结果证明该结构在与RESURF结构相同的耐压下,具有器件长度小,漂移区浓度高,导通电阻小的特点.这表明降场电极是一种缓和漂移区掺杂浓度和耐压之间矛盾的有效方法.该结构是一种器件耐压与导通电阻优化的新途径.     

低比导通电阻P埋层SOI双介质槽MOSFET

提出了一种带P型埋层的新型SOI双介质槽MOSFET.通过在SOI层底部引入P型埋层作为补偿,在耐压优化情况下增加漂移区的浓度,降低了比导通电阻.MEDICI TCAD仿真结果表明:在281 V击穿电压下,该结构的比导通电阻为4.6 mΩ·cm2,与不带P型埋层的结构相比,在达到同样耐压的情况下,比导通电阻降低了19％.     

埋层低掺杂漏SOI高压器件的击穿电压

提出一种具有埋层低掺杂漏(BLD)SOI高压器件新结构。其机理是埋层附加电场调制耐压层电场,使漂移区电荷共享效应增强,降低沟道边缘电场,在漂移区中部产生新的电场峰。埋层电中性作用增加漂移区优化掺杂浓度,导通电阻降低;低掺杂漏区在漏极附近形成缓冲层,改善漏极击穿特性。借助二维半导体仿真器MEDICI,研究漂移区浓度和厚度对击穿电压的影响,获得改善击穿电压和导通电阻折中关系的途径。在器件参数优化理论的指导下,成功研制了700V的SOI高压器件。结果表明:BLD SOI结构击穿电压由均匀漂移区器件的204V提高到275V,比导通电阻下降25%。     

阶梯埋氧型SOI结构的耐压分析

提出了一种阶梯埋氧型SOI(SBOSOI)RESURF器件结构,并解释了该结构的场调制耐压机理,通过2DMEDICI仿真验证了调制机理的正确性.优化了阶梯埋氧阶梯数与耐压的关系,得出阶梯数为3时耐压达到饱和.模拟仿真了比导通电阻和击穿电压,结果表明该结构在埋层厚度为0.2～0.8μm时可使比导通电阻降低40%～50%,耐压提高30%～50%;漂移区厚度小于1μm时比导通电阻降低10%～50%,耐压提高10%～50%.     

阶梯埋氧型SOI结构的耐压分析

提出了一种阶梯埋氧型SOI（SBOSOI）RESURF器件结构,并解释了该结构的场调制耐压机理,通过2D MEDICI仿真验证了调制机理的正确性．优化了阶梯埋氧阶梯数与耐压的关系,得出阶梯数为3时耐压达到饱和．模拟仿真了比导通电阻和击穿电压,结果表明该结构在埋层厚度为0.2～0.8μｍ时可使比导通电阻降低40%～50%,耐压提高30%～50％;漂移区厚度小于1μｍ时比导通电阻降低10%～50%,耐压提高10%～50%．     

非均匀厚度漂移区SOI高压器件及其优化设计

提出非均匀厚度漂移区SOI高压器件新结构及其优化设计方法. 非均匀厚度漂移区调制SOI层的电场并增强埋层电场,从而提高器件击穿电压. 考虑到这种调制效应,提出解析模型用以优化设计该新器件的结构参数. 借助解析模型,研究了电场分布和器件击穿电压与结构参数的关系. 数值仿真证实了解析模型的正确性. 具有3阶梯的非均匀厚度漂移区SOI器件耐压为常规结构SOI器件的2倍,且保持较低的导通电阻.     

薄膜SOI上大于600 V LDMOS器件的研制

针对600 V以上SOI高压器件的研制需要,分析了SOI高压器件在纵向和横向上的耐压原理。通过比较提出薄膜SOI上实现高击穿电压方案,并通过仿真预言其可行性。在埋氧层为3μm,顶层硅为1.5μm的注氧键合(Simbond)SOI衬底上开发了与CMOS工艺兼容的制备流程。为实现均一的横向电场,设计了具有线性渐变掺杂60μm漂移区的LDMOS结构。为提高纵向耐压,利用场氧技术对硅膜进行了进一步减薄。流片实验的测试结果表明,器件关态击穿电压可达600 V以上(实测832 V),开态特性正常,阈值电压提取为1.9 V,计算开态电阻为50Ω.mm2。     

非均匀厚度漂移区SOI高压器件及其优化设计

提出非均匀厚度漂移区SOl高压器件新结构及其优化设计方法.非均匀厚度漂移区调制SOI层的电场并增强埋层电场,从而 提高器件击穿电压.考虑到这种调制效应.提出解析模型用以优化设计该新器件的结构参数.借助解析模型,研究了电场分布和器件击穿电压与结构参数的关系.数值仿真'证实了解析模型的正确性.具有3阶梯的非均匀厚度漂移区SOl器件耐压为常规结构SOl器件的2倍,且保持较低的导通电阻.     

浮栅结构SOI LDMOS 器件的模拟研究

研究了一种具有浮栅结构的SOI LDMOS(FGSOI LDMOS)器件模型,并分析了该结构的耐压机理,通过Silvaco TCAD软件对该结构进行仿真优化。通过仿真验证可知,该结构通过类场板的结终端技术可以调节器件的横向电场,从而得到比普通SOI LDMOS器件更高的耐压并且降低了器件的比导通电阻。仿真结果表明,该结构与普通SOI LDMOS器件结构在相同的尺寸条件下耐压提高了41%,比导通电阻降低了21.9%。     

具有L型栅极场板的双槽双栅绝缘体上硅器件新结构

为了降低绝缘体上硅（SOI）功率器件的比导通电阻,同时提高击穿电压,利用场板（FP）技术,提出了一种具有L型栅极场板的双槽双栅SOI器件新结构.在双槽结构的基础上,在氧化槽中形成第二栅极,并延伸形成L型栅极场板.漂移区引入的氧化槽折叠了漂移区长度,提高了击穿电压;对称的双栅结构形成双导电沟道,加宽了电流纵向传输面积,使比导通电阻显著降低;L型场板对漂移区电场进行重塑,使漂移区浓度大幅度增加,比导通电阻进一步降低.仿真结果表明：在保证最高优值条件下,相比传统SOI结构,器件尺寸相同时,新结构的击穿电压提高了123%,比导通电阻降低了32%;击穿电压相同时,新结构的比导通电阻降低了87.5%;相比双槽SOI结构,器件尺寸相同时,新结构不仅保持了双槽结构的高压特性,而且比导通电阻降低了46%.     

Eliminating Back-Gate Bias Effects in a Novel SOI High-Voltage Device Structure

A novel silicon-on-insulator (SOI) high-voltage device structure and its eliminating back-gate bias effects are presented. The structure is characterized by a compound buried layer (CBL) made of two oxide layers and a polysilicon layer between them. At the high-voltage blocking state, holes collected on the polysilicon bottom interface shield the SOI layer and the upper buried oxide (UBO) layer from the back-gate bias $V_{rm bg}$, resulting in a constant breakdown voltage (BV) and the same electric field and potential distributions in the SOI layer, UBO, and polysilicon under different the back-gate biases for a CBL SOI REduced SURface Field (RESURF) Lateral Double-diffused MOS (LDMOS). $V_{rm bg}$ only impacts the field strength and voltage drop in the lower buried oxide (LBO) layer. Moreover, based on the continuity of electric displacement, the holes enhance the field in the LBO from 80 $hbox{V}/muhbox{m}$ of the conventional SOI to 457 $hbox{V}/muhbox{m}$ at $V_{rm bg} = hbox{0 V}$, leading to a high BV. A 747-V CBL SOI LDMOS is fabricated, and its eliminating back-gate bias effect is verified by measurement. In addition, the CBL SOI structure can alleviate the self-heating effects due to a window in the UBO.      

A new partial SOI power device structure with P-type buried layer

A new BPSOI (buried layer partial SOI) structure is developed, in which the P-type buried layer is implanted into the P⁻ substrate by silicon window underneath the source of the conventional PSOI. The mechanism of breakdown is that the additional electric field produced by P-type buried layer charges modulates surface electric field, which decreases drastically the electric field peaks near the drain and source junctions. Moreover, the on-resistance of BPSOI is decreased as a result of increasing drift region doping due to neutralism of P-type buried layer. The results indicate that the breakdown voltage of BPSOI is increased by 52–58% and the on-resistance is decreased by 45–48% in comparison to conventional PSOI in virtue of 2-D numerical simulations using MEDICI.     

一种具有部分高k介质埋层的SOI场pLDMOS器件

提出了一种具有部分高k介质埋层的SOI场pLDMOS器件。将传统结构的部分埋氧层替换为介电常数更高的Si₃N₄,降低了漂移区的积累层电阻,使器件获得更低的比导通电阻,同时减弱了自热效应。与传统结构进行仿真对比,发现新结构基本保持了与传统结构相当的击穿电压,但比导通电阻降低了24%,最高温度降低了59%。     

High-voltage multiple-resistivity drift-region LDMOS

A new multiple-resistivity drift-region structure which leads to an improvement of the on-resistance of high voltage LDMOS devices is proposed. The distinctive feature of the novel structure is the low sensitivity of breakdown voltage to process variations. The important parameters of the structure such as on-resistance, threshold voltage and punchthrough voltage in the channel are discussed, and related to breakdown voltage. Experimental structures are fabricated and characterized to illustrate the advantages of the structure.     

一种新型D-RESURF埋栅SOI LDMOS

提出了一种新型D-RESURF埋栅SOI LDMOS (EGDR-SOI LDMOS)结构,其栅电极位于P-body区的下面,可以在扩展的埋栅电极处形成多数载流子的积累层;同时,采用Double- RESURF技术,在漂移区中引入两区的P降场层,有效降低了器件的比导通电阻,并提高了器件的击穿电压.采用二维数值仿真软件MEDICI,对器件的扩展栅电极、降场层进行了优化设计.结果表明,相对于普通SOI LDMOS,该结构的比导通电阻下降了78%,击穿电压上升了22%.