一种适用于ISFET读出的高精度CMOS运放设计

介绍了一种适用于ISFET读出的高精度CMOS运放设计.该运放可为ISFET提供恒定电流、电压偏置,从而便于构建读出电路并于微传感器单片集成.通过运用连续时间自调零技术,大大降低了运放的失调电压、1/f,噪声和温漂等低频噪声.该设计基于0.35/μm CMOS工艺,电源电压3.3V,运放的开环增益超过100dB,输入等效失调电压低至11/μV,总功耗仅为1.48mW.应用该运放实现的pH微传感器已通过实验验证.     

一种用于电容型体硅微陀螺的低噪声读出电路芯片

读出电路位于微传感器系统信号通路的最前端,是决定系统性能的关键因素。本文针对音叉式体硅微陀螺的具体应用,提出了一种低噪声电容读出电路,芯片采用斩波技术降低了电路的低频1/f噪声、失调电压以及参考电压失配的影响,提高了读出电路的分辨率和动态范围;提出一种噪声电荷转移的分析方法,用于分析和预测读出电路的噪声性能;建立一种简化的微陀螺传感器仿真模型,用于模拟读出电路对微传感器的响应。读出电路在0.35 m 2P4 M 标准CMOS工艺下设计流片,并与微传感器进行了联合应用,芯片面积为22.5 mm2,在5 V电源电压,100 kHz的时钟频率下,实现了4 aF的电容分辨率和94 dB的动态范围。     

一种适用于微传感器读出电路的低噪声、低失调斩波放大器

提出一种适合微传感器读出电路的高精度折叠共源共栅放大器.基于斩波技术和动态元件匹配技术,降低了折叠共源共栅放大器的噪声和失调,采用低阻节点斩波的方法和低压共源共栅电流镜扩大了放大器可处理的输入信号带宽和输出电压摆幅.芯片在0.35μm 2P4M CMOS工艺下设计并流片,测试表明在3.3V的典型电源电压和100kHz的斩波频率下,斩波放大器具有小于93.7μV的输入等效失调电压典型值,19.6nV/Hz的输入等效噪声,开环增益达83.9dB,单位增益带宽为10MHz.     

一种适用于微传感器读出电路的低噪声、低失调斩波放大器

提出一种适合微传感器读出电路的高精度折叠共源共栅放大器.基于斩波技术和动态元件匹配技术,降低了折叠共源共栅放大器的噪声和失调,采用低阻节点斩波的方法和低压共源共栅电流镜扩大了放大器可处理的输入信号带宽和输出电压摆幅.芯片在0.35μm 2P4M CMOS工艺下设计并流片,测试表明在3.3V的典型电源电压和100kHz的斩波频率下,斩波放大器具有小于93.7μV的输入等效失调电压典型值,19.6nV/Hz的输入等效噪声,开环增益达83.9dB,单位增益带宽为10MHz.     

新型的ISFET微传感器读出电路单芯片集成研究

生化微传感集成系统是目前的研究焦点,本文以在线性区和饱和区两种模式下工作的pH-ISFET作为研究对象,提出ISFET微传感器与其信号读出电路的单芯片集成,并深入研究传感机理以及与标准CMOS兼容的敏感材料制备技术.整个芯片包含ISFET/REFET微传感差分对、双模式ISFET/REFET放大器、次级差分放大、参比电极Pt、恒流源等,采用新加坡Chartered半导体集成电路公司3.3V标准CMOS工艺流片.同时进行传感器芯片的pH响应实验测试,获得53mV/pH灵敏度.     

一种具有高填充因子吸收层和低失调低噪声读出电路的红外探测系统

使用红外探测器及读出电路,研制成功非制冷红外探测系统.探测器用二极管作为温度传感器,使其与集成电路工艺相兼容.采用了新的器件结构,使得填充因子从20%提高到80%.器件的微机械结构面积为35μm×35μm.读出电路的失调电压为3μV.探测器的输出噪声为2μV.探测器的电压响应率为7 894.7 V/W,黑体探测率D*为1.56×109cmHz1/2/W,噪声等效温差为330 mK,响应时间为27 ms.     

一种针对小信号探测的低噪声放大器

针对放大器中的直流偏移和低频噪声干扰问题,设计了一种具有4种工作状态的低噪声放大器。该放大器综合利用了斩波技术和自归零技术,通过对噪声进行调制和采样,实现了对以1/f噪声为代表的低频噪声和以失调电压为代表的直流偏移的抑制。鉴于自归零技术是一种离散时间采样技术,该放大器还采用了乒乓结构,通过4种电路状态的交替工作,实现了放大器的连续稳定输出。该放大器芯片基于0.5μm CMOS工艺设计制备,片上面积约1 mm²,供电电压(V_DD)为3～5.5 V,输入共模电压范围为+0.2 V至V_DD-0.2 V。测试结果表明,该放大器的电源抑制比为62 dB,共模抑制比为112 dB。在4 V供电电压和室温条件下,放大器的残余失调电压为4.2μV,在1～400 Hz带宽内的有效输入参考噪声为5.81μV。     

工作时钟1GHz超高速电压比较器设计

超高速模数转换电路是现代高速通信和信号处理电路中的重要组成部分,而超高速比较器的设计是超高速模数转换器设计中的关键环节.文中通过综合考虑比较器的传输延时和失调电压等因素,讨论了超高速比较器的设计方法,并在基于1.8V电源电压、TSMC0.18μm CMOS工艺下设计了一个工作时钟为1GHz的超高速电压比较器,经过芯片测试,证明该比较器可以在1GHz时钟下稳定工作,失调电压仅为70μV.该比较器可以用于超高速模数/数模转换器的设计.     

集成化离子敏场效应传感器的研究进展

在介绍离子敏场效应晶体管(ISFET)传感器的应用和基本工作原理的基础上,阐述了集成化ISFET传感器的研究现状,包括ISFET敏感膜及其制造工艺与CMOS兼容性研究、集成化读出电路、多传感器集成等方面。展望了ISFET传感器的研究趋势,认为在以下方面值得探索和研究:敏感膜是把化学变量转换为电学变量的关键;高性能读出电路的研究;集ISFET、读出电路及后端信号处理电路于一体的低功耗ISFET传感器的系统集成;多功能、智能化的多传感器集成;研究集微传感器、微执行器、信号处理和控制电路、接口电路、通信系统以及电源等于一体的微机电系统(MEMS);ISFET微传感系统的数字化集成等。     

集成化离子敏场效应传感器的研究进展

在介绍离子敏场效应晶体管（ISFET）传感器的应用和基本工作原理的基础上,阐述了集成化ISFET传感器的研究现状,包括ISFET敏感膜及其制造工艺与CMOS兼容性研究、集成化读出电路、多传感器集成等方面。展望了ISFET传感器的研究趋势,认为在以下方面值得探索和研究：敏感膜是把化学变量转换为电学变量的关键;高性能读出电路的研究;集ISFET、读出电路及后端信号处理电路于一体的低功耗ISFET传感器的系统集成;多功能、智能化的多传感器集成;研究集微传感器、微执行器、信号处理和控制电路、接口电路、通信系统以及电源等于一体的微机电系统（MEMS）;ISFET微传感系统的数字化集成等。     

新型电流镜积分红外量子阱探测器读出电路的设计分析

设计了一种偏压可调电流镜积分(Current Mirroring Integration,CMI)红外量子阱探测器焦平面CMOS读出电路。该电路适应根据偏压调节响应波段的量子阱探测器,其中探测器偏压从0.61 V到1.55V范围内可调。由于CMI的电流反馈结构,使得输入阻抗接近0,注入效率达0.99;且积分电容可放在单元电路外,从而可以在一定的单元面积下,增大积分电容,提高了电荷处理能力和动态范围;为提高读出电路的性能,电路加入撇除(Skimming)方式的暗电流抑制电路。采用特许半导体(Chartered)0.35 m标准CMOS工艺对所设计的电路(16×1阵列)进行流片,测试结果表明:在电源电压为3.3V,积分电容为1.25pF时,电荷处理能力达到1.3×107个电子;输出摆幅达到1.76V;功耗为25mW;动态范围为75dB;测试结果显示CMI可应用于高性能FPA。     

一种应用于低压CMOS差分放大器的失调取消技术

基于对CMOS差分放大器的非线性和元件失配理解的基础上,提出了一种应用于低电压CMOS差分放大器的失调取消技术.这种技术在不需要增加功耗的基础上,通过把输出端的失调电压转移到差分放大器的其他节点,从而达到减小输入参考的失调电压的目的.为了验证这种技术,设计了一个工作电压为1.8V的低失调的CMOS差分放大器.仿真结果表明,在负载晶体管的失配为20%,输入放大管的失配为10%时,利用这种失调转移技术,输入参考的失调可以减少40%.同已发表的失调取消技术相比,利用这种技术可以达到更低的功耗和更高的集成度.     

一种基于斩波调制的低压高精度CMOS带隙基准源

实现了一种适用于SOC的低压高精度带隙基准电压源设计。利用斩波调制技术有效地减小了带隙基准源中运放的失调电压所引起的误差,从而提高了基准源的精度。考虑负载电流镜和差分输入对各2%的失配时,该基准源的输出电压波动峰峰值为0.31 mV。与传统带隙基准源相比,相对精度提高了86倍。在室温下,斩波频率为100 kH z时,基准源提供0.768 V的输出电压。当电源电压在0.8 V到1.6 V变化时,该基准源输出电压波动小于0.05 mV;当温度在0°C到80°C变化时,其温度系数小于12 ppm/°C。该基准源的最大功耗小于7.2μW,采用0.25μm 2P 5M CM O S工艺实现的版图面积为0.3 mm×0.4 mm。     

嵌套式斩波运放的分析与设计

针对传统的斩波运放具有大残余失调的特点,设计了一个嵌套式斩波运放。基于SMIC0.18μm工艺,通过Spectre仿真工具进行验证与仿真,运放的开环增益达到78.3dB,共模抑制比达到112dB。在斩波频率fchophigh=10kHz、fchoplow=500Hz的条件下,通过使用非匹配斩波开关,分别对单斩波和嵌套式斩波运放进行仿真。结果表明,嵌套式斩波技术能有效减小残余失调的影响。适用于带宽较低的微弱信号检测与处理电路,如传感器前端读出电路和音频信号放大电路等。     

一种带有增益提高技术的高速CMOS运算放大器设计

设计了一种用于高速ADC中的高速高增益的全差分CMOS运算放大器。主运放采用带开关电容共模反馈的折叠式共源共栅结构,利用增益提高和三支路电流基准技术实现一个可用于12~14 bit精度,100 MS/s采样频率的高速流水线（Pipelined）ADC的运放。设计基于SMIC 0.25μm CMOS工艺,在Cadence环境下对电路进行Spectre仿真。仿真结果表明,在2.5 V单电源电压下驱动2 pF负载时,运放的直流增益可达到124 dB,单位增益带宽720 MHz,转换速率高达885 V/μs,达到0.1%的稳定精度的建立时间只需4 ns,共模抑制比153 dB。     

A 14 mW 2.5 MS/s 14 bit Σ∆ Modulator Using Split-Path Pseudo-Differential Amplifiers

This paper presents the design and experimental results of a 1.25 MHz signal bandwidth 14 bit CMOS SigmaDelta modulator. With our proposed switched-capacitor split-path pseudo-differential amplifiers, this modulator achieves high power efficiency, high sampling frequency, and small die area. A new signal and reference front-end sampling network eliminates the input common-mode voltage and reduces power consumption and linearity requirement of the opamp. A prototype chip has been designed and fabricated in a 0.25 mum CMOS technology with a core area of 0.27 mm². Experimental results show that an 84 dB dynamic range is achieved over a 1.25 MHz signal bandwidth when clocked at 125 MHz. The power dissipation is 14 mW at 2.4 V including on-chip voltage reference buffers.     

A 0.5 V offset cancelled latch comparator in standard 0.18 μm CMOS process

This paper presents a new 0.5 V high-speed dynamic latch comparator with built-in foreground offset cancellation capability and rail-to-rail input range. Traditional latch comparators lose their speed performance in low voltage condition, especially in sub-1V applications. The proposed latch comparator utilizes a speed-up technique based on a novel boosting method to mitigate the low voltage imperfections on circuit operation. Employing a new offset cancellation technique based on the same boosting capacitors is another key idea. This enhances the accuracy of the ultra low-voltage latch comparators and relaxes the need for preamplifier stage, which is conventionally used in the low offset latch comparator. The performed Monte Carlo simulations over corners in 0.18 μm standard CMOS process show the improvement of input referred offset voltage with a standard deviation of 29.9 mV/299 μV before and after offset cancellation, respectively. The designed comparator dissipates 34 μW power from 0.5 V voltage supply while operating in 200 MHz clock frequency and detects 1 mV input difference.     

64 pH-ISFET averaging array employing global negative current feedback

The previously reported discrete ISFET using current feedback has been redesigned in a CMOS platform with an array of ISFETs to improve the performance of the single ISFET's readout. The circuit novelty is the averaging of ISFET currents generated by a cluster of 64 ISFETs with a global current feedback. Simulation results from the 0.18 μm CMOS process also indicate improvements of high signal-to-noise ratio with power consumption to early μW. As a result, it all leads to benefit biomedical applications.     

Prediction of high-power EMI effects in CMOS operational amplifiers

In this paper, a new analytical model for the prediction of the effects of high-power electromagnetic interference in CMOS operational amplifiers is presented. This model provides a closed-form expression of the operational amplifiers (opamp) output offset voltage that is induced if radio frequency interference (RFI) is superimposed onto the opamp input voltages in terms of technology and design parameters. Such a model is very useful both to predict the susceptibility of a given opamp circuit and to design opamp topologies with a high immunity to RFI. Model predictions are compared with experimental results.