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由于SOI(Silicon-On-Insulator)工艺采用氧化物进行全介质隔离,而氧化物是热的不良导体,因此SOI ESD器件的散热问题使得SOI电路的ESD保护与设计遇到了新的挑战。阐述了一款基于部分耗尽SOI(PD SOI)工艺的数字信号处理电路(DSP)的ESD设计理念和方法,并且通过ESD测试、TLP分析等方法对其ESD保护网络进行分析,找出ESD网络设计的薄弱环节。通过对ESD器件与保护网络的设计优化,并经流片及实验验证,较大幅度地提高了电路的ESD保护性能。 相似文献
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绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考. 相似文献
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James Colby 《中国集成电路》2015,(3):61+83
高性能处理器、FPGA或片上系统IC是任何给定电路板中最有价值的部分。必须提供足够的保护,以防止如静电放电(ESD)等事件破坏其内部电路。Littelfuse的设计笔记讨论了最新一代IC所面临的ESD威胁,解释了定义ESD保护器件的性能的关键参数,并说明了如何改进保护,且不影响芯片的性能。每一代新的集成电路都提供了增强的性能,如更快的数据速率、更小的尺寸,或更低的功耗。这些 相似文献
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A review on RF ESD protection design 总被引:3,自引:0,他引:3
Wang A.Z.H. Haigang Feng Rouying Zhan Haolu Xie Guang Chen Qiong Wu Guan X. Zhihua Wang Chun Zhang 《Electron Devices, IEEE Transactions on》2005,52(7):1304-1311
Radio frequency (RF) electrostatic discharge (ESD) protection design emerges as a new challenge to RF integrated circuits (IC) design, where the main problem is associated with the complex interactions between the ESD protection network and the core RFIC circuit being protected. This paper reviews recent development in RF ESD protection circuit design, including mis-triggering of RF ESD protection structures, ESD-induced parasitic effects on RFIC performance, RF ESD protection solutions, as well as characterization of RF ESD protection circuits. 相似文献
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ESD保护电路已经成为CMOS集成电路不可或缺的组成部分,在当前CMOS IC特征尺寸进入深亚微米时代后,如何避免由ESD应力导致的保护电路的击穿已经成为CMOS IC设计过程中一个棘手的问题.光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、聚焦离子束FIB等的应用可以揭示ESD保护电路的失效原因及其机理.通过对两个击穿失效的CMOS功率ICESD保护电路实际案例的分析和研究,提出了改进ESD保护电路版图设计的途径. 相似文献
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ESD是集成电路设计中最重要的可靠性问题之一。IC失效中约有40%与ESD/EOS(电学应力)失效有关。为了设计出高可靠性的IC,解决ESD问题是非常必要的。文中讲述一款芯片ESD版图设计,并且在0.35μm 1P3M 5V CMOS工艺中验证,成功通过HBM-3000V和MM-300V测试。这款芯片的端口可以被分成输入端口、输出端口、电源和地。为了达到人体放电模型(HBM)-3000V和机器放电模型(MM)-300V,首先要设计一个好的ESD保护网络。解决办法是先让ESD的电荷从端口流向电源或地,然后从电源或地流向其他端口。其次,给每种端口设计好的ESD保护电路,最后完成一张ESD保护电路版图。 相似文献
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CMOS集成电路中电源和地之间的ESD保护电路设计 总被引:4,自引:1,他引:3
讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明:在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时。该保护电路不会导通.因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。 相似文献
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多电源和多地的片上ESD保护 总被引:3,自引:0,他引:3
介绍了集成电路设计中的ESD保护的基本原理和几种常用的保护方法并比较其优劣。提出了在多电源、多地时特殊的ESD保护结构(栅耦合结构及共用泄放回路),以及该结构在不同应用中的变化。 相似文献
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综述了纳米集成电路片上(On-Chip)静电放电防护(ESD)的研究现状;结合自身流片数据,阐述其ESD防护机理和设计要点。从器件ESD防护机理入手,逐步深入分析阐述了纳米集成电路的新特征、纳米器件的失效机制以及基于体硅CMOS工艺和SOI工艺的基本ESD防护器件。在此基础上,对纳米集成电路ESD主要热击穿失效的热量产生机制、热耗散问题,以及边界热电阻对ESD防护带来的影响进行了分析,提出了利用纵向散热路径和工艺整合方案来提高纳米集成电路中ESD防护器件鲁棒性的有效措施。 相似文献
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从电路设计的角度,介绍了混合信号IC的输入、输出、电源箝位ESD保护电路.在此基础上,构建了一种混合信号IC全芯片ESD保护电路结构.该结构采用二极管正偏放电模式,以实现在较小的寄生电容情况下达到足够的ESD强度;另外,该结构在任意两个pad间均能形成ESD放电通路,同时将不同的电源域进行了隔离. 相似文献