0.18μm工艺下p-n结电荷收集的三维TCAD模拟（英文）

采用三维TCAD模拟的手段,针对0.18μm工艺下的真实p-n结,研究了偏压、温度、衬底掺杂浓度和LET对辐射诱导的SET电流脉冲的影响.研究结果表明,在1.62-1.98V的范围内,偏压对电流脉冲的形状有明显影响,而对2ns内的电荷收集总量几乎没有影响;电流脉冲峰值和2ns内的电荷收集总量均随着温度的增加而降低,但温度对电流脉冲峰值的影响更大,而对电荷收集总量的影响相对较小;在典型的现代工艺条件下,衬底掺杂浓度的起伏对单粒子加固性能的影响基本可以忽略;电流脉冲的峰值和电荷收集量二者均随着LET的增加而增加.     

0.18μm工艺下p-n结电荷收集的三维TCAD模拟

采用三维TCAD模拟的手段,针对0.18μm工艺下的真实p-n结,研究了偏压、温度、衬底掺杂浓度和LET对辐射诱导的SET电流脉冲的影响. 研究结果表明,在1.62～1.98V的范围内,偏压对电流脉冲的形状有明显影响,而对2ns内的电荷收集总量几乎没有影响;电流脉冲峰值和2ns内的电荷收集总量均随着温度的增加而降低,但温度对电流脉冲峰值的影响更大,而对电荷收集总量的影响相对较小;在典型的现代工艺条件下,衬底掺杂浓度的起伏对单粒子加固性能的影响基本可以忽略;电流脉冲的峰值和电荷收集量二者均随着LET的增加而增加.     

Si SOI微剂量探测器电荷收集特性数值模拟

采用数值模拟软件TCAD对影响绝缘体上硅(SOI)PIN微剂量探测器灵敏区电荷收集特性的主要因素进行了模拟与分析。分析了3 MeVα粒子在PIN探测器内沉积能量产生的瞬时电流随探测器偏置电压(10 V至50 V)和掺杂浓度、粒子入射方向的变化。模拟结果表明,随着反偏电压的增大,载流子复合效应降低,瞬态电流增加;当n+区域反偏电压为10 V时,由α粒子入射产生的空间电荷在1 ns内几乎全部被收集,电荷收集效率接近100%;辐射产生的瞬时电流随探测器各端掺杂浓度的增大而减小。     

衬底温度对SnO2薄膜中激光感生电压效应的影响

采用固相反应法制备了四方相结构的SnO2靶材,选用蓝宝石衬底,利用脉冲激光沉积法在不同温度下生长了一系列SnO2薄膜。X射线衍射测试结果表明,SnO2薄膜具有四方金红石结构,并且沿a轴近外延生长。另外,在倾斜衬底上生长的SnO2薄膜上观察到了激光感生电压(LIV)效应,并研究了衬底温度对SnO2薄膜中LIV效应的影响。结果表明,随着生长温度从500℃增加到800℃,SnO2薄膜中的LIV信号的峰值电压先增加后减小,响应时间随衬底温度的升高先降低后增加,此外,存在一个最佳的衬底温度,使得SnO2薄膜的LIV信号的峰值电压达到最大,响应时间达到最小。在生长温度为750℃的SnO2薄膜中探测到响应最快的LIV信号,在紫外脉冲激光辐照下,峰值电压约为4V,响应时间为98ns,信号的上升沿为28ns,与激光的脉宽相当。     

0.13μm全耗尽绝缘体上硅晶体管单粒子效应仿真研究

利用计算机辅助设计Silvaco TCAD仿真工具,研究了0.13μm全耗尽绝缘体上硅(FD-SOI)晶体管单粒子瞬态效应,分析了不同线性能量转移(LET)、单粒子入射位置和工作偏置状态对单粒子瞬态的影响。结果表明,LET值的增加会影响沟道电流宽度,加大单粒子瞬态峰值及脉冲宽度。受入射位置的影响,由于栅极中央收集的电荷最多,FD-SOI器件的栅极中央附近区域单粒子瞬态效应最敏感。单粒子瞬态与器件工作偏置状态有很强的相关性,器件处于不同工作偏置状态下,关态偏置受单粒子效应影响最大,开态偏置具有最小的瞬态电流峰值和脉宽。     

CMOS工艺APS阵列的近红外响应及参数分析

采用DevEdit3D构建了5×5的像元结构模型,在基于Lnuminous 1μm的近红外的照射下,利用Silvaco TCAD仿真了像元中心距、阱深、衬底掺杂浓度等工艺参数对其电荷收集量和像元串扰程度的影响。仿真测得电荷收集量随像元中心距和阱深的增大而增大,随衬底掺杂浓度的增大而减小;像元间串扰程度与像元中心距的大小以及阱深的深度成反比,与衬底掺杂浓度的大小成正比。最后对以上影响的成因进行了理论分析。     

粒子入射条件对28nm SRAM单元单粒子电荷共享效应影响的TCAD仿真研究

利用器件仿真工具TCAD,建立28 nm体硅工艺器件的三维模型,研究了粒子入射条件和器件间距等因素对28 nm体硅工艺器件单粒子效应电荷共享的影响规律。结果表明,粒子LET值增大、入射角度的增大、器件间距的减小和浅槽隔离(STI)深度的减少都会增加相邻器件的电荷收集,增强电荷共享效应,影响器件敏感节点产生的瞬态电流大小;SRAM单元内不同敏感节点的翻转阈值不同,粒子LET值和入射角度的改变会对SRAM单元的单粒子翻转造成影响;LET值和粒子入射位置变化时,多个SRAM单元发生的单粒子多位翻转的位数和位置也会变化。     

PMOS管工艺参数对反相器SET效应的影响

研究了体硅CMOS工艺下数字集成电路的抗辐照特性。利用Synopsys公司的三维半导体器件模拟软件Sentaurus,对数字集成电路中的反相器电路进行单粒子瞬态(SET)效应仿真,分析PMOS管的各种工艺参数对反相器SET效应产生的脉冲电压的影响。研究结果表明,通过降低PMOS管的栅氧层厚度、n阱掺杂浓度、p+深阱掺杂浓度以及提高衬底浓度,可以有效地减小反相器SET脉冲电压的峰值和脉冲宽度。该研究结果对抗辐照数字集成电路设计具有一定的指导作用。     

电离效应对EBCMOS中电子倍增层增益的影响研究

采用蒙特卡罗模拟方法研究了电子轰击互补金属氧化物半导体(EBCMOS)成像器件中高能电子轰击半导体时产生的电离效应对电荷收集效率和电子倍增层增益的影响。分析了入射电子能量、p型衬底层掺杂浓度、电子倍增层和钝化层厚度对电荷收集效率和增益的影响。结果表明,增加入射电子能量(小于4 keV)、减小电子倍增层和钝化层厚度、降低掺杂浓度等是提高电荷收集效率和电子倍增层增益的有利途径,可为获得高增益的EBCMOS器件提供理论支撑。     

Mg在InGaAlP及GaP材料中的掺杂行为

利用SIMS分析技术,研究了在InGaAlP和GaP材料中,MOCVD工艺参数对Mg的掺杂行为的影响.实验结果表明,在较高温度下,Mg在生长表面的再蒸发决定了Mg的掺杂浓度随衬底温度增加呈指数下降;而当载流子浓度饱和时,杂质Mg在材料中的置换填隙机制使得Mg的激活率随Cp2Mg流量的再增加反而下降.同时通过计算得到Mg在InGaAlP及GaP中的再蒸发激活能分别约为0.9eV和1.1eV.     

温度对数字电路中单粒子瞬态脉冲的影响

利用三维TCAD混合模拟研究了温度对0.18μm工艺下反相器链中DSET脉冲宽度的影响.结果发现,温度对 DSET的影响要比温度对SEU的影响严重得多.在LET为60MeV·cm2/mg的条件下,当温度从-55℃升高到125℃时, DSET脉冲宽度约增加了58.8%.     

温度对数字电路中单粒子瞬态脉冲的影响

利用三维TCAD混合模拟研究了温度对0.18μm工艺下反相器链中DSET脉冲宽度的影响.结果发现,温度对 DSET的影响要比温度对SEU的影响严重得多.在LET为60MeV·cm2/mg的条件下,当温度从-55℃升高到125℃时, DSET脉冲宽度约增加了58.8%.     

SiC中基态施主能级分裂对杂质电离的影响

对SiC中基态施主能级分裂对杂质电离的影响,与温度、掺杂浓度和杂质能级深度的关系进行了系统研究.发现只有在高温且掺杂浓度低的情况下,能级分裂的影响很小可忽略不计,其他条件下均需考虑能级分裂因素.随掺杂浓度的增加,能级分裂的影响增强;随温度的升高,能级分裂影响的整体趋势下降,但存在峰值.当杂质能级深度发生变化时,能级分裂的影响显得比较复杂;曲线上的峰值随着能级深度的增加而向高温方向移动,能级越浅峰就越小;并且在高于某一温度时,随能级的加深能级分裂的影响逐渐增强.     

nMOSFET中衬底偏压对衬底电流的影响研究

研究了基于90 nm CMOS工艺的nMOSFET中正负衬底偏压VB对衬底电流IB的影响.衬底电流IB在0 V＜VG＜1 V时变化比较明显,IB随VB正偏压的增加而增大,随VB负偏压的增加而减小.这是因为在这一区间内对IB起主导作用的漏电流ID主要为亚阈值电流,而VB对与亚阈值电流紧密相关的阈值电压VTH会产生较大影响.进一步研究发现,衬底电流峰值IBMAX与VB在半对数坐标下呈线性关系.实验结果验证了VB对IB的这一影响机制在不同VD下的普适性.给出了相关的物理机制.     

太阳电池掩膜窗口宽度与电极宽度比对光生电流性能的影响

提出了一个有效工艺设计参数——选择性扩散掩膜窗口宽度与电极宽度的比值T。研究结果表明,对不同的衬底浓度和掺杂浓度均存在一个最佳T值可以获得最大短路电流。选择性扩散浓度为1×1018~1×10-3cm-3时,其最佳T值为1;选择性扩散浓度为1×10-3cm-3时,最佳T值小于0.5。电极宽度的增加减小了光生电流,但对最佳T值影响较小。选择性掺杂浓度的增加会使得最佳T值减小。     

N阱掺杂对PMOS管的SET效应影响研究

基于Synopsys公司的3D-TCAD器件仿真软件,在65 nm体硅CMOS工艺下研究了场效应晶体管(FET)抗辐射性能与工艺参数的关系,分析了N阱掺杂对单管PMOS单粒子瞬态脉冲(SET)效应的影响。针对PMOS管SET电流的各组分进行了分析,讨论了粒子轰击后器件各端口电流的变化情况。研究结果表明,增大N阱掺杂浓度能有效降低衬底空穴收集量,提升N阱电势,抑制寄生双极放大效应,减少SET脉冲宽度。该研究结果对从工艺角度提升PMOS器件的抗辐射性能有指导意义。     

Mg在InGaAlP及GaP材料中的掺杂行为

利用 SIMS分析技术 ,研究了在 In Ga Al P和 Ga P材料中 ,MOCVD工艺参数对 Mg的掺杂行为的影响 .实验结果表明 ,在较高温度下 ,Mg在生长表面的再蒸发决定了 Mg的掺杂浓度随衬底温度增加呈指数下降 ;而当载流子浓度饱和时 ,杂质 Mg在材料中的置换填隙机制使得 Mg的激活率随 Cp2 Mg流量的再增加反而下降 .同时通过计算得到 Mg在 In Ga Al P及 Ga P中的再蒸发激活能分别约为 0 .9e V和 1.1e V     

电子倍增层表层掺杂分布对EBCMOS电荷收集效率的影响

设计了电子倍增层的多种表层结构,并模拟分析了表层掺杂分布对电子轰击型CMOS(EBCMOS)成像器件的电荷收集效率的影响。结合离子注入工艺优化设计电子倍增层表层结构,并利用离子注入模拟软件TRIM模拟分析了不同掩蔽层种类、厚度、离子注入剂量、注入角度和注入能量次数对掺杂分布的影响。再依据载流子传输理论并结合蒙特卡洛模拟方法,模拟分析了相应结构下EBCMOS中电子倍增层的电荷收集效率。模拟研究结果表明:通过选择SiO2作为掩蔽层、减小掩蔽层厚度、增加注入能量次数等方法可以提高电荷收集效率。在注入剂量选择方面,对电子倍增层表层进行重掺杂,使掺杂浓度下降幅度足够大、下降速度足够缓慢,也可以有效提高电荷收集效率。仿真优化后表层结构所对应器件的电荷收集效率最高可以达到93.61%。     

半导体器件内离子有效LET值测量方法研究

提出了一种基于电荷收集测试技术的离子有效LET值测量方法.首先对半导体器件内收集电荷量与入射离子有效LET值之间的关系进行了分析,根据二者之间的关系提出通过测量电荷收集量从而测量离子有效LET值的方法;然后建立了半导体器件电荷收集测试系统,利用PN结和SRAM对测量方法进行了验证;最后成功利用该方法解释了以往单粒子效应实验中出现的数据异常.     

生长温度对4HN-SiC同质外延层表面缺陷的影响

采用化学气相沉积(CVD)的方法在直径100 mm4°偏角衬底上生长4HN-SiC同质外延片,研究工艺生长温度对外延层表面缺陷的影响,并使用金相显微镜、表面缺陷测试设备、汞探针和红外膜厚仪进行分析和表征。结果表明,工艺生长温度由1 550℃增加到1 620℃,外延层表面的三角形缺陷密度可降低至0.39 cm~(-2);但随着工艺生长温度的增加,导致外延层边缘的台阶聚集数量和长度也急剧增加。在高生长温度下,外延层表面三角缺陷减少以及边缘台阶聚集增加的原因为:一是衬底表面原子迁移率的增加,减少了衬底表面2D生长;二是硅原子的气相成核受到抑制;三是〈1100〉和〈1120〉方向横向生长速率的差异加剧。综上结果,采用1 550℃生长工艺可在高生长速率下制备厚度均匀性和掺杂浓度均匀性分别为1.44%和1.92%的高质量4HN-SiC同质外延片。