采用改进型1.5位/级结构的10位100MHz流水线模数转换器

介绍了一个采用改进型1.5位/级结构的10位100MHz流水线结构模数转换器. 测试结果表明,模数转换器的信噪失真比最高可以达到57dB,在100MHz输入时钟下,输入信号为57MHz的奈奎斯特频率时,信噪失真比仍然可以达到51dB. 模数转换器的差分非线性和积分非线性分别为0.3LSB和1.0LSB. 电路采用0.18μm 混合信号CMOS工艺实现,芯片面积为0.76mm2.     

基于MATLAB的1.5位/级10位流水线结构模数转换器系统仿真

提出了利用MATLAB提供的SIMULINK工具箱，对1．5位／级10位流水线结构模数转换器系统进行仿真的新方法。用SIMULINK建立起每级的仿真模型，并将其封装成一个模块，然后把9级模块级联起来，建立起系统的模型。运行结果表明，该方法是可行的。     

采用后台数字校准的12位100MHz流水线模数转换器

This paper presents a 12-bit 100 MS/s CMOS pipelined analog-to-digital converter （ADC） with digital background calibration. A large magnitude calibration signal is injected into the multiplying digital-to-analog converter （MDAC） while the architecture of the MDAC remains unchanged. When sampled at 100 MS/s, it takes only 2.8 s to calibrate the 12-bit prototype ADC and achieves a peak spurious-free dynamic range of 85 dB and a peak signal-to-noise plus distortion ratio of 66 dB with 2 MHz input. Integral nonlinearity is improved from 1.9 to 0.6 least significant bits after calibration. The chip is fabricated in a 0.18μm CMOS process, occupies an active area of 2.3 × 1.6 mm^2, and consumes 205 mW at 1.8 V.     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

一种16位Sigma-Delta级连流水线模数转换器

介绍了一种低噪声低过采样率的多位sigma-delta级连流水线模数转换器。这种结构由一个二阶五位sigma-delta调制器级连一个四级十二位流水线模数转换器构成,并且工作在八倍低过采样率下。通过使用动态元件匹配技术使得整个模数转换器的静态和动态性能被提高。这个基于0.35um CMOS工艺制造的模数转换器分别使用5V/3V的模拟/数字电源电压,工作在4 MHz的时钟频率下,获得82dB的信噪比,消耗300mW功耗。     

一种1.8V 10位100Ms/s流水线模数转换器设计

针对自举开关中的寄生效应和导通电阻的非线性问题提出了一种新的低压低电阻的自举开关.同时利用增益增强技术设计高直流增益和高单位增益带宽的运放,从而保证采样保持电路和子级电路的性能.基于以上技术,设计了一个10位100Ms/s流水线模数转换器,该模数转换器用0.18μm CMOS工艺流片验证.经测试,该模数转换器可以在采样率为100MHz,输入频率分别为在6.26和48.96MHz的情况下分别获得54.2和49.8dB的信噪比.     

一种1.8V 10位100Ms/s流水线模数转换器设计

针对自举开关中的寄生效应和导通电阻的非线性问题提出了一种新的低压低电阻的自举开关.同时利用增益增强技术设计高直流增益和高单位增益带宽的运放,从而保证采样保持电路和子级电路的性能.基于以上技术,设计了一个10位100Ms/s流水线模数转换器,该模数转换器用0.18μm CMOS工艺流片验证.经测试,该模数转换器可以在采样率为100MHz,输入频率分别为在6.26和48.96MHz的情况下分别获得54.2和49.8dB的信噪比.     

一种用于12位40MS/s流水线ADC的宽输入摆幅MDAC

设计了一个用于12位40 MS/s流水线A/D转换器的MDAC电路.为了实现这一较高精度,对传统1.5位/级电路的传输特性进行改进.在改进后电路的传输特性中,当输入信号摆幅加倍时,输出信号摆幅与传统结构相比保持不变,这样既提高了电路信噪比,又不增加运放设计的难度.另外,还设计了实现改进传输特性的电路结构.该MDAC采用TSMC 0.35μm 3.3 V工艺设计,以奈奎斯特频率采样时,仿真结果显示,电路的输入摆幅可达到输出摆幅的两倍,SINAD为73.4dB,ENOB为11.9位,SFDR为89.0 dB.与传统结构相比,EN0B和SFDR分别提高0.7位和7.7 dB.     

1．5位／级结构在流水线型ADC中的设计与应用

本文首先阐述了沟道电荷注入效应的产生机理，然后分析可以有效消除沟道电荷注入效应的开关一电容结构的底板采样技术，最后给出流水线型ADC中采用开关一电容结构的1．5位／级电路设计及仿真结果。     

14位100 MHz流水线ADC行为级建模与仿真

传统的基于Matlab/Simulink的高速高精度流水线ADC模型对电路设计具有指导作用,但是与实际电路存在一定的差距.为了提高模型的准确性,通过分析折叠式增益增强型运放的特点,建立基于SMIC 0.18 μm混合CMOS工艺的运放传输函数和相对符合实际的数学模型.将运放建模分析结果与采用同一工艺设计的实际电路仿真结果进行对比,验证了模型的有效性.在考虑实际电路中各种非理性因素的情况下,建立14位100 MHz流水线ADC模型,给出了理想情况下与添加非理想因素后流水线ADC模型的输出指标,对实际电路的设计具有指导意义.     

10 bit 80 Msample/s流水线ADC的电路级设计

实现了0.18μmCMOS模拟工艺、1.8V电源电压下10位分辨率、80MHz采样率的流水线ADC的电路级设计,采用栅压自举的采样开关和增益提升运放保证ADC的精度;采用复位结构的SHC和MDAC消除运放失调电压的影响;采用动态比较器并优化每级电容以降低功耗.当输入信号幅度为1Vpp时,ADC在整个量化范围内无失码,当输入信号频率为39MHz时,可获得71.6dB的无失真动态范围和60.56dB的信噪失真比.     

一个高性能低功耗10位30MS/s流水线A/D转换器

介绍了一个10位30M采样率流水线A/D转换器，通过采用运放共享技术和动态比较器，大大降低了电路的功耗. 在采样保持电路中使用一种新颖的自举（bootstrap）开关，减小了失真，使得电路在输入信号频率很高时仍具有很好的动态性能. 还提出了一种新的偏置电路结构，为增益提高运放提供了一个稳定且精确的偏置，使得增益提高运放具有较大的电压摆幅. 在30MHz采样时钟，29MHz输入信号下测试，可以得到9.16bit有效位的输出，在输入信号为70MHz时，仍然有8.75bit有效位. 电路积分非线性的最大值为0.     

一个低电压低功耗10位30MS/s流水线A/D转换器

实现了一个10位精度,30MS/s,1.2V电源电压流水线A/D转换器,通过采用运放共享技术和动态比较器,大大降低了电路的功耗。为了在低电源电压下获得较大的摆幅,设计了一个采用新颖频率补偿方法的两级运放,并深入分析了该运放的频率特性。同时还采用了一个新的偏置电路给运放提供稳定且精确的偏置。在30MHz采样时钟,0.5MHz输入信号下测试,可以得到8.1bit有效位的输出,当输入频率上升到60MHz(四倍奈奎斯特频率)时,仍然有7.9bit有效位。电路积分非线性的最大值为1.98LSB,微分非线性的最大值为0.7LSB。电路采用0.13μmCMOS工艺流片验证,芯片面积为1.12mm2,功耗仅为14.4mW。     

用于DTMB接收机的10bit,40MS/s,72dB SFDR流水线模数转换器

介绍了一个应用于数字电视地面多媒体广播(DTMB)接收机的10-bit,40-MS/s流水线模数转换器(ADC),通过优化各级电容大小和运算放大器电流大小,在保证电路性能的同时降低了功耗.测试结果为:在40MHz采样率,4.9MHz输入信号下,可以获得9.14bit的有效位数(ENOB),72.3dB无杂散动态范围(SFDR).电路微分非线性(DNL)的最大值为0.38LSB,积分非线性(INL)的最大值为0.51LSB.电路采用0.18μm 1P6M CMOS工艺实现,电源电压为3.3V,核心面积为1mm2,功耗为78mW.     

用于DTMB接收机的10bit,40MS/s,72dB SFDR流水线模数转换器

介绍了一个应用于数字电视地面多媒体广播(DTMB)接收机的10-bit,40-MS/s流水线模数转换器(ADC),通过优化各级电容大小和运算放大器电流大小,在保证电路性能的同时降低了功耗.测试结果为:在40MHz采样率,4.9MHz输入信号下,可以获得9.14bit的有效位数(ENOB),72.3dB无杂散动态范围(SFDR).电路微分非线性(DNL)的最大值为0.38LSB,积分非线性(INL)的最大值为0.51LSB.电路采用0.18μm 1P6M CMOS工艺实现,电源电压为3.3V,核心面积为1mm2,功耗为78mW.     

10bit 20MS/s流水线模数转换器设计

设计了一个20MHz采样率,10bit精度流水线模数转换器。采用新颖的栅压自举开关,使电路在输入信号频率很高时仍具有良好的动态性能;用MATLAB仿真增益增强型运算放大器在不同反馈因子下闭环零、极点特性,提出了使大信号建立时间最短的主运放、辅助运放单位增益带宽和相位裕度范围。采用SMIC0.35μm2P4M工艺流片验证,20MHz采样率,2.1MHz输入信号下,SFDR=73dBc,ENOB=9.18bit。     

一种14位100 MS/s的流水线模数转换器

设计了一种14位100 MS/s的流水线模数转换器(ADC)。采样保持电路与第1级2.5位乘法数模转换器(MDAC1)共享运放,降低了功耗。提出了一种改进的跨导可变双输入开关运放,以满足采样保持和MDAC1对运放的不同要求,并消除记忆效应和级间串扰。ADC后级采用5级1.5位运放共享结构。基于0.18 μm CMOS工艺,ADC核心面积为1.4 mm²。后仿真结果表明,在1.8 V电源电压下,当采样速率为100 MS/s、输入信号频率为46 MHz时,ADC的信噪比(SNR)为82.6 dB,信噪失真比(SNDR)为78.7 dB,无杂散动态范围(SFDR)为84.1 dB,总谐波失真(THD)为-81.0 dB,有效位数(ENOB)达12.78位。ADC整体功耗为116 mW。     

1.8Vpp 250MS/s低谐波失真流水线ADC

采用40nm CMOS工艺设计了一款在250MS/s采样率下具有1.8Vpp满摆幅和低谐波失真性能的流水线ADC（Analog-to-Digital Converter）.针对传统源跟随器结构的输入缓冲器在大摆幅下驱动大采样电容时线性度恶化的问题,采用了改进型电流注入技术和漏端电压自举技术.ADC中实现采样和电荷转移功能的开关采用薄栅器件设计,其工作电压由片上LDO（Low Dropout Regulator）提供,在降低开关寄生和电荷注入的同时保障了器件的可靠性.测试结果表明,对于10.1MHz单音输入,该ADC在-1dBFS下的信噪失真比、无杂散动态范围和总谐波失真分别为68.3dB、76.4dBc、-75.1dBc,在-1.57dBFS下的信噪失真比、无杂散动态范围和总谐波失真分别达68.3dB、80.1dBc、-78.6dBc.     

一个59mW 10位40MHz流水线A/D转换器

设计了一个工作在3.0V的10位40MHz流水线A/D转换器,采用了时分复用运算放大器,低功耗的增益自举telescopic运放,低功耗动态比较器,器件尺寸逐级减小优化功耗.在40MHz的采样时钟,0.5MHz的输入信号的情况下测试,可获得8.1位有效精度,最大积分非线性为2.2LSB,最大微分非线性为0.85LSB,电路用0.25μm CMOS工艺实现,面积为1.24mm2,功耗仅为59mW,其中同时包括为A/D转换器提供基准电压和电流的一个带隙基准源和缓冲电路.