基于精简标准单元库的OPC复用技术

提出了一种对标准单元的光学邻近效应校正结果进行复用的方法,并通过将传统标准单元中的所有核心逻辑通过反相器和二选一多路选择器的组合来实现,得到了一套可制造性强的精简标准单元库,从而使OPC复用技术得以有效实施,并将在很大程度上提高芯片生产效率和降低掩模数据存储量.精简标准单元库中单元的电气仿真结果表明其在面积、速度、功耗方面与传统标准单元库相比性能损失很小.     

深亚微米标准单元库的可制造性设计

针对亚波长光刻条件下标准单元设计中可能遇到的与物理设计相关的可制造性问题,提出了新的工艺规则和解决方法设计标准单元库.使用分辨率增强技术和光刻模拟仿真,以边缘放置错误值、关键尺寸和版图面积作为评价标准.实例表明,新的工艺规则和方法与生产厂家默认规则相比,在芯片设计初始阶段能够提高产品成品率,有利于缩短设计周期,增强芯片的市场竞争力.基于改进后的0.18 μm工艺规则,完成标准单元库的可制造性设计工作,具有良好的应用前景.     

超深亚微米与纳米级标准单元的可制造性设计与验证技术

当半导体工业进入到超深亚微米时代后,标准单元的设计面临着新的挑战.由于亚波长光刻的使用,图形转移质量将严重下降.在这种情况下,以集成电路的可制造性作为目标的"可制造性设计"方法在标准单元设计中变得至关重要.本文分析了超深亚微米与纳米工艺条件下标准单元设计中遇到的一些典型可制造性问题,提出了相应的新设计规则和解决方案,完成了实际90nm工艺下标准单元的可制造性设计工作.同时,文中提出了包括光刻模拟、测试电路组等技术在内的单元可制造性设计和验证的流程.     

基于标准单元库的多级函数分解

本文提出在ASIC综合技术中基于标准单元库的多级逻辑函数分解技术。分解过程利用单元库函数真值矩阵及各分解部分用标准单元实现的难易程度、逻辑级数来评价、引导分解得到的多级逻辑易于用标准单元组合实现。使用的标准单元类型具有较大程度的相似性,有利于基于标准单元布局布线软件进一步减少芯片面积。     

一种CMOS标准单元库的评估电路设计

介绍了一种ＣＭＯＳ标准单元库评估电路的设计思想,分别就单元延迟参数、扇出延迟特性、线负载延迟特性、触发器延迟特性、最高振荡频率等参数设计相应的测试链,给出了评估电路总的结构和版图。     

一种CMOS标准单元库的评估电路设计

介绍了一种 Ｃ Ｍ Ｏ Ｓ标准单元库评估电路的设计思想, 分别就单元延迟参数、扇出延迟特性、线负载延迟特性、触发器延迟特性、最高振荡频率等参数设计了相应的测试链, 给出了评估电路总的结构形式和版图。     

亚100纳米级标准单元的可制造性设计

本文介绍了亚100纳米工艺可制造性验证的一组工艺仿真和错误定位技术,制定了标准单元可制造性设计(DFM,Design For Manufacturability)的流程,重点讨论了在亚100纳米工艺条件下标准单元设计中遇到的一些典型可制造性问题,提出了相应的新设计规则和解决方案.依靠以上DFM技术方法,完成了实际90nm工艺标准单元可制造性设计工作.     

一种标准单元库的自动仿真验证方法

提出了一种针对标准单元库中单元逻辑功能进行自动仿真验证的方法,验证了55 nm标准单元库中单元逻辑功能的正确性。该方法能自动提取设计文档中的单元逻辑,根据提取结果中输入端的数量自动生成测试向量,并以此测试向量生成参考逻辑值,整个过程只需0.708 μs。采用仿真工具对标准单元库文件进行仿真,将得到的仿真值自动与参考值对比,验证了库单元逻辑的正确性,提高了标准单元库功能验证的效率。     

标准单元可制造性分级

随着制造工艺尺寸的缩小,可制造性不只是工厂需要关注的问题,更是设计者需要考虑的重点,从而提高良率和版图面积的利用率。为了使设计者更好地理解和控制可制造性,对标准单元的可制造性分级显得尤为重要。用加权重的方法对标准单元进行可制造性分级,该方法不但包含可制造性规则对版图的约束,还创新性地把工艺参数变化对其造成的影响考虑了进去。用一套简化的可制造性规则和版图来演示此种分级方法的实现,并用模拟结果验证了它的有效性。该分级方法具有统一性和标准性,可以被广泛采用。     

超深亚微米可制造标准单元库设计

当集成电路的特征尺寸下降到100nm以下,可制造性设计就变得尤为重要。本文提出了一种65nm可制造性标准单元库的设计方法。通过精简基本单元的数量,降低光学矫正的时间和空间复杂度;利用DFM设计规则和光学模拟仿真对每个单元的版图进行优化以提高整个单元库的可制造性。应用该方法实现的标准单元库在时序,功耗,面积方面与传统标准单元库相比具有很好的性能,并且通过Foundry的TD部门65nm工艺线的可制造性测试,有利于65nm工艺生产良率的提升。     

GaAs ASIC标准单元库建库技术研究

介绍了 Ga As ASIC标准单元库构成、分类和特点。说明了标准单元库的噪声容限、瞬态特性和单元扇出能力的描述方法。介绍了该库的设计流程和用户接口     

抗辐照标准单元库验证方法研究

对抗辐照单元库的验证方法进行研究。以0.5μm抗辐照单元库为例,研究抗辐射单元库的验证方法。设计了一款验证电路,对单元库进行验证,单元库功能和性能满足设计要求,抗辐射能力达到500 krad(Si)。     

一种适用于标准单元库的低电源噪声输出驱动器

从电路设计技术的角度探讨了大驱动能力输出驱动器设计中降低电源线上同步开关噪声的方法,讨论了输出驱动器电源与输入驱动器电源以及内部逻辑电路电源之间的噪声隔离,并给出了０．６μｍ ＣＭＯＳ工艺标准单元库设计中一个低噪声输出驱动器的设计实例。     

设计和表征一个65nm抗辐射标准单元库

提出了一个基于商用65nm工艺在晶体管级设计抗辐射数字标准单元库的方法。因为当C单元的两个输入是不同的逻辑值时输出会进入高阻模式,并保持输出逻辑电平不变,而当输入端有相同的逻辑值时,C单元的功能就像一个反相器的特性。因此它有把因为辐射粒子引起的单粒子翻转（SEU）效应或单粒子传输（SET）效应所产生的毛刺滤除掉的能力。在这个标准单元库中包含了在晶体管级使用C单元设计了抗辐射的触发器,以便于芯片设计者可以使用这个库来设计具有更高抗辐射能力和减小面积、功耗和延迟的芯片。在最后为了能表征标准单元在硅片上的延迟特性,一个基于环形振荡器的芯片结构用来测量每个单元的延迟,以及验证抗辐射能力。延迟测量结果跟版图后仿真结果偏差在10％以内。