一种全nMOS SOI晶体管4管静态存储器单元

提出了一种新颖的无负载4管全部由nMOS管组成的随机静态存储器(SRAM)单元.该SRAM单元基于32nm绝缘体上硅(SOI)工艺结点,它包含有两个存取管和两个下拉管. 存取管的沟道长度小于下拉管的沟道长度. 由于小尺寸MOS管的短沟道效应,在关闭状态时存取管具有远大于下拉管的漏电流,从而使SRAM单元在保持状态下可以维持逻辑“1" . 存储节点的电压还被反馈到存取管的背栅上,使SRAM单元具有稳定的“读”操作. 背栅反馈同时增强了SRAM单元的静态噪声容限(SNM). 该单元比传统的6管SRAM单元和4管SRAM单元具有更小的面积. 对SRAM单元的读写速度和功耗做了仿真和讨论. 该SRAM单元可以工作在0.5V电源电压下.     

一种新式SEU加固PD SOI SRAM单元

本文提出了一种新式SEU加固的10管PD SOI静态存储单元。通过将互锁反相器中的上拉和下拉管分割成两个串联的晶体管,该单元可有效抑制PD SOI晶体管中的寄生BJT和源漏穿通电荷收集效应,这两种电荷收集效应是引起PD SOISRAM翻转的主要原因。通过混合仿真发现,与穿通的浮体6T单元相比,该单元可完全解决粒子入射单个晶体管引起的单粒子翻转。通过分析该新式单元的翻转机制,认为其SEU性能近似与6T SOI SRAM的单粒子多位翻转性能相等。根据参考文献的测试数据,粗略估计该新式单元的SEU性能比普通45nm 6T SOI SRAM单元提升了17倍。由于新增加了四个晶体管,该单元在面积上增加了43.4%的开销,性能方面有所降低。     

辐照对SOI NMOS寄生双极晶体管的影响。

在埋氧化层厚度不同的SIMOX衬底上制备了H型栅结构器件。经过总剂量辐照后,器件的正栅亚阈值特性无明显变化,背栅亚阈值特性发生平移,但均未发生漏电,说明其抗辐照性能超过1E6rad(Si)。辐照后器件的寄生双极晶体管增益有所增大,并且与背栅阈值电压的变化趋势相似,可能是由于埋氧化层中的正电荷积累使体区电位升高,提高了发射极的发射效率。     

抗辐射128kb PDSOI静态随机存储器

介绍在部分耗尽绝缘体上硅(PD SOI)衬底上形成的抗辐射128kb静态随机存储器.在设计过程中,利用SOI器件所具有的特性,对电路进行精心的设计和层次化版图绘制,通过对关键路径和版图后全芯片的仿真,使得芯片一次流片成功.基于部分耗尽SOI材料本身所具有的抗辐射特性,通过采用存储单元完全体接触技术和H型栅晶体管技术,不仅降低了芯片的功耗,而且提高了芯片的总体抗辐射水平.经过测试,芯片的动态工作电流典型值为20mA@10MHz,抗总剂量率水平达到500krad(Si),瞬态剂量率水平超过2.45×1011 rad(Si)/s.这些设计实践必将进一步推动PD SOI CMOS工艺的研发,并为更大规模抗辐射电路的加固设计提供更多经验.     

一种高抗辐射的SOI电脉冲时间间隔测定电路

研制出一种高抗辐射的 SOICMOS电脉冲时间间隔测定器集成电路。在阐述其工作原理的基础上 ,进行了抗辐射设计与版图设计。通过实验分析找到了向 SOI材料的 Si O2 埋层注入 F+ 离子的优化注入条件 ,有效地抑制 SOI CMOS器件的阈值电压的漂移 ,提高了电路的抗辐射性能。采用注入 F+离子 SOICMOS工艺投片后测试结果表明 :该电路与同类体硅电路相比 ,具有高速、低功耗、测量精度高以及优良的抗辐射性能     

抗辐射128kb PDSOI静态随机存储器

介绍在部分耗尽绝缘体上硅(PD SOI)衬底上形成的抗辐射128kb静态随机存储器.在设计过程中,利用SOI器件所具有的特性,对电路进行精心的设计和层次化版图绘制,通过对关键路径和版图后全芯片的仿真,使得芯片一次流片成功.基于部分耗尽SOI材料本身所具有的抗辐射特性,通过采用存储单元完全体接触技术和H型栅晶体管技术,不仅降低了芯片的功耗,而且提高了芯片的总体抗辐射水平.经过测试,芯片的动态工作电流典型值为20mA@10MHz,抗总剂量率水平达到500krad(Si),瞬态剂量率水平超过2.45×1011 rad(Si)/s.这些设计实践必将进一步推动PD SOI CMOS工艺的研发,并为更大规模抗辐射电路的加固设计提供更多经验.     

22 nm FD-SOI静态随机存储器的可靠性研究

针对22 nm FD-SOI CMOS工艺静态随机存储器(SRAM),研究了工艺角、工作电压、测试温度、总剂量效应对器件性能的影响.通过自动测试设备(ATE),有效地提取了FD-SOI存储器在多种测试环境下的电学性能参数.测试结果表明,不同的工艺角对输出电平和工作状态的影响较小.随着电压的增加,静态电流随之增加,最大工...     

具有圆形版图的SOI横向功率晶体管三维击穿模型

提出了一个具有圆形版图形状的SOI横向功率晶体管三维解析击穿电压模型,通过在柱状坐标系下求解泊松方程,获得漂移区完全耗尽和不完全耗尽情况下的径向表面电势和表面电场分布,导出N＋N结和P＋N结的击穿电压,并用其研究阴极区曲率半径对击穿特性的影响。最后提出修正的RESURF判据,用于指导在三维空间内对击穿电压和漂移区浓度进行优化。解析结果和MEDICI仿真结果、文献报道的实验结果吻合良好,验证了模型的正确性。     

SOI SRAM灵敏放大器中动态体放电技术研究

在SOI SRAM锁存器型灵敏放大器中,设计了一对小的下拉管,用来动态地释放交叉耦合反相器中N管上的体电荷。这种动态体放电的方法有效地解决了部分耗尽SOI CMOS器件体电位不匹配的问题,得到了可重复性低阈值电压,提高了SRAM的读取速度。     

32nm CMOS工艺技术挑战

根据国际半导体技术发展蓝图(international technology roadmap for semiconductor,ITRS),CMOS技术将于2009年进入32nm技术节点.然而,在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题.为了跨越尺寸缩小所带来的这些障碍,要求把最先进的工艺技术整合到产品制造过程中.文中总结并讨论了可能被引入到32nm节点的新的技术应用,涉及如下几个方面:浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质(metal/high-k,MHK)栅结构、超浅结(ultra-shallow junction,USJ)以及其他应变增强工程的方法,包括应力邻近效应(stress proximity effect,SPT)、双重应力衬里技术(dualstress liner,DSL)、应变记忆技术(stress memorization technique,SMT)、STI和PMD的高深宽比工艺(high aspect ratio process,HARP)、采用选择外延生长(selective epitaxial growth,SEG)的嵌入SiGe(pFET)和SiC(nFET)源漏技术、中端(middle of line,MOL)和后端工艺(back-end of line,BEOL)中的金属化以及超低k介质(ultra low-k,ULK)集成等问题.     

32nm CMOS工艺技术挑战

根据国际半导体技术发展蓝图（international technology roadmap for semiconductor, ITRS) , CMOS技术将于2009年进入32nm技术节点. 然而,在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题. 为了跨越尺寸缩小所带来的这些障碍,要求把最先进的工艺技术整合到产品制造过程中. 文中总结并讨论了可能被引入到32nm节点的新的技术应用,涉及如下几个方面：浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质（metal/high-k, MHK）栅结构、超浅结（ultra-shallow junction, USJ）以及其他应变增强工程的方法,包括应力邻近效应（stress proximity effect, SPT) 、双重应力衬里技术（dual stress liner, DSL) 、应变记忆技术（stress memorization technique, SMT) 、STI和PMD的高深宽比工艺（high aspect ratio process, HARP) 、采用选择外延生长（selective epitaxial growth, SEG）的嵌入SiGe (pFET）和SiC (nFET）源漏技术、中端（middle of line, MOL）和后端工艺（back-end of line, BEOL）中的金属化以及超低k介质（ultra low-k, ULK）集成等问题.     

一种65 nm CMOS低功耗加固SRAM单元

提出了12管低功耗SRAM加固单元。基于堆叠结构,大幅度降低电路的泄漏电流,有效降低了电路功耗。基于两个稳定结构,可以有效容忍单粒子翻转引起的软错误。Hspice仿真结果表明,与相关加固结构相比,该结构的功耗平均下降31.09%,HSNM平均上升19.91%,RSNM平均上升97.34%,WSNM平均上升15.37%,全工作状态下均具有较高的静态噪声容限,表现出优秀的稳定性能。虽然面积开销平均增加了9.56%,但是,读时间平均下降14.27%,写时间平均下降18.40%,能够满足高速电子设备的需求。     

45nm工艺下8管双阈值SRAM单元的研究

比较分析了8管SRAM单元在不同双阈值组合情形下的性能,为不同需求的设计者提供了在静态噪声容限(SNM)、漏功耗和延迟之间做出合理权衡的参考。仿真结果表明,组合C8具有最大的SNM,高阈值晶体管Mnl可以有效抑制漏电流。最后,分析了不同组合下的读写延迟时间,并给出了延迟差异的原因。     

FinFET based SRAM bitcell design for 32 nm node and below

The methodology of designing FinFET bitcell is presented in detail. Determination of Fin configuration (i.e., Fin thickness, space, height, and number) in the bitcell involves consideration of both layout and electrical optimization. Once optimized through the proposed method, FinFET bitcell can provide higher cell current, lower leakage current and much lower V_ccmin with smaller bitcell area, as compared to planar bitcell, which allows continuous scaling of SRAM bitcell <0.1 μm² below 32 nm node.     

An ultra-low-power 1 kb sub-threshold SRAM in the 180 nm CMOS process

This paper presents a 1 kb sub-threshold SRAM in the 180 nm CMOS process based on an improved 11T SRAM cell with new structure. Final test results verify the function of the SRAM. The minimal operating voltage of the chip is 350 mV, where the speed is 165 kHz, the leakage power is 42 nW and the dynamic power is about 200 nW. The designed SRAM can be used in ultra-low-power SoC.     

An ultra-low-power 1 kb sub-threshold SRAM in the 180 nm CMOS process

This paper presents a 1Kb Sub-threshold SRAM in 180nm CMOS process based on a improved 11T SRAM cell with new structure. Final test results verify the function of the SRAM. The minimal operating voltage of the chip is 350mV, where the speed is 165KHz and the leakage power is 42nW and the dynamic power is less than 1uW. The designed SRAM can be used in ultra-low-power SoC.     

65nm技术节点套刻控制的经济价值

国际半导体技术发展路线工作组确定了把套刻控制作为65nm及其以下的技术节点未知解决方法的技术障碍。最严重的问题是总的测量方法不确定、CMP工艺的坚固性以及器件的相互关系。系统的根源引起的图形位置误差(PPE)分析在摩托罗拉公司的DanNoble中心已得到确定,即目前传统的框中框式套刻标记在所有的三种类型引起了缺陷。一种先进的利用成像标记的建议是基于栅格型且能被分割成类似于器件图形的特征图形。在采用193nm光刻设备进行多浅沟道隔离图形套刻的情况下,这种标记显示出将总的测量方法不确定因素减少了40%。     

一种深亚微米SRAM6T存储单元的设计方法

文章首先分析了静态随机存储器（SRAM）6T存储单元结构的基本工作原理,总结了6T存储单元的优缺点并介绍了存储单元的重要参数静态噪声容限（SNM）。在此基础上给出了一种基于实际深亚微米CMOS工艺的存储单元的设计方法,该方法的优势在于首先考虑单个读、写操作的限制,然后将多个限制因素综合在一起考虑,并通过三维曲线图形为仿真提供指导,以提高设计效率,缩短设计周期。最后给出了存储单元的晶体管参数并采用Hspice进行验证,仿真结果表明,采用这种方法设计出来的单元是稳定可靠的。