毛细管电泳芯片的模拟设计与实验研究

利用ANSYS软件对毛细管电泳芯片微沟道内样品流动情况进行模拟,获得了不同进样模式下微沟道的结构与流体流速之间的关系,对芯片整体结构参数进行设计:毛细管微沟道最终尺寸为宽度16μm,深度10μm,有效分离长度为3.5cm的圆角转弯形沟道.采用激光诱导荧光原理进行实验测试,建立测试系统,对两段不同长度的DNA片段实现了基线分离, 研究结果为毛细管电泳芯片的进一步应用奠定了基础.     

毛细管电泳芯片的模拟设计与实验研究

利用ANSYS软件对毛细管电泳芯片微沟道内样品流动情况进行模拟，获得了不同进样模式下微沟道的结构与流体流速之间的关系，对芯片整体结构参数进行设计；毛细管微沟道最终尺寸为宽度16μm，深度10μm，有效分离长度为3．5cm的圆角转弯形沟道。采用激光诱导荧光原理进行实验测试，建立测试系统，对两段不同长度的DNA片段实现了基线分离，研究结果为毛细管电泳芯片的进一步应用奠定了基础。     

256×256 Si微透镜阵列与红外焦平面阵列单片集成研究

基于标量衍射理论设计了8位相菲涅尔衍射微透镜阵列.利用多次曝光和离子束刻蚀技术在大规模面阵(256×256)PtSi红外焦平面阵列的背面制作了单片集成微透镜阵列样品(单元面积为30μm×40μm).测试结果表明,单片集成微透镜的红外焦平面阵列样品的信噪比提高了2.0倍.     

MEMS THz滤波器的制作工艺

基于MEMS技术制作了太赫兹(THz)滤波器样品,研究了制作滤波器的工艺流程方案,其关键工艺技术包括硅深槽刻蚀技术、深槽结构的表面金属化技术、阳极键合和金-硅共晶键合技术。采用4μm的热氧化硅层作刻蚀掩膜,成功完成了800μm的深槽硅干法刻蚀;采用基片倾斜放置、多次离子束溅射和电镀加厚的方法完成了深槽结构的表面金属化,内部金属层厚度为3~5μm;用硅-玻璃阳极键合技术和金-硅共晶键合技术实现了三层结构、四面封闭的波导滤波器样品加工。测试结果表明,研制的滤波器样品中心频率138GHz,带宽15GHz,插损小于3dB。     

用于增强薄膜电池抗反射的微半球孔阵列研究

为了改善薄膜太阳电池表面抗反射特性,提高其对光的吸收率,在玻璃基体上制备了一种新的微纳抗反射结构,即微半球孔阵列,其周期约为10μm、深度约5μm。测试了微半球孔阵列结构的光学特性,得到这种结构的平均反射率约为1.7%,同平板无结构的玻璃相比,平均反射率降低了约6%。由测试结果可知,微半球孔阵列结构的抗反射性能得到改善,增强了薄膜太阳电池对光的捕获能力。采用紫外光刻、离子束刻蚀与湿法刻蚀相结合的工艺,整个制备工艺较简单,成本低廉,可以实现大面积应用。     

256×256Si微透镜阵列与红外焦平面阵列单片集成研究

基于标量衍射理论设计了8位相菲涅尔衍射微透镜阵列.利用多次曝光和离子束刻蚀技术在大规模面阵(256×256)PtSi红外焦平面阵列的背面制作了单片集成微透镜阵列样品(单元面积为30μm×40μm).测试结果表明,单片集成微透镜的红外焦平面阵列样品的信噪比提高了2.0倍.     

256×256 Si微透镜阵列与红外焦平面阵列单片集成研究

基于标量衍射理论设计了 8位相菲涅尔衍射微透镜阵列 .利用多次曝光和离子束刻蚀技术在大规模面阵( 2 5 6× 2 5 6) Pt Si红外焦平面阵列的背面制作了单片集成微透镜阵列样品 (单元面积为 3 0μm× 4 0μm ) .测试结果表明 ,单片集成微透镜的红外焦平面阵列样品的信噪比提高了 2 .0倍 .     

一种新型微流体DNA提取芯片的研究

介绍了一种新型的DNA提取纯化芯片,采用多层微细加工技术制作SU-8模具,制作含有微柱的三维立体结构的PDMS(聚二甲基硅氧烷)芯片,在微池内填充超顺磁性磁珠,利用固相提取法,对生物样品中的DNA进行有效快速提取。微柱结构能有效促进反应液混合。整个流程快速有效,无需离心,操作简便且易于芯片集成,能在30 min内完成PCR产物的提纯。成功对大肠杆菌裂解液中的DNA进行了提取,提取产物可直接作为PCR反应的模板,较好地避免了非特异扩增的影响。     

基于微结构阵列基板的高效顶发射OLED器件

为了提高顶发射OELD的效率,降低电压,基于纳秒激光刻蚀技术制备了一种用于顶发射OLED的低成本可重复的方形微结构阵列基板,在此基础上制备了顶发射OLED器件。实验发现,利用这种基板可以有效提高器件的出光效率,降低器件的驱动电压。其中,使用20μm的方格微结构阵列基板的器件的最高效率达到66.7cd/A,40mA/cm~2下亮度达到20 103cd/m~2,相比于未经刻蚀的无结构器件分别提高9.8%和6.9%;而使用40μm的方格微结构阵列基板的器件驱动电压最低,在40mA/cm~2下为9.58V,相较未经刻蚀的无结构器件降低了0.26V。分析表明,器件光效的提升和驱动电压的降低主要有两点原因:首先由于基于微结构阵列基板制备的器件中存在褶皱结构,可以破坏器件的光波导,并且增大了器件面积而降低驱动电压;其次纳秒激光刻蚀产生的光栅条纹可以提高光提取效率,同时增强局部电场以提高电极的载流子注入能力。     

毛细管电泳芯片的模拟设计与实验研究

利用ANSYS软件对毛细管电泳芯片微沟道内样品流动情况进行模拟 ,获得了不同进样模式下微沟道的结构与流体流速之间的关系 ,对芯片整体结构参数进行设计 :毛细管微沟道最终尺寸为宽度 16 μm ,深度 10 μm ,有效分离长度为 3.5cm的圆角转弯形沟道。采用激光诱导荧光原理进行实验测试 ,建立测试系统 ,对两段不同长度的DNA片段实现了基线分离 ,研究结果为毛细管电泳芯片的进一步应用奠定了基础     

薄膜转移工艺制备的128×128规模高架桥式电阻阵

采用新的薄膜转移工艺,成功制备了128×128规模的高架桥式电阻阵。电阻阵的单元尺寸为50μm×50μm,占空比50%。初步测试了该高架桥电阻阵的两个基本指标,微桥的热时间常数和最高等效黑体温度,并对该电阻阵进行了成像实验。采用电学法测试单个微桥的时间常数τ约为4.5 ms,可在100Hz下工作。将整个面阵点亮,在8~12μm波段最高等效黑体温度达到250℃,推测在3~5μm波段最高等效黑体温度超过300±20℃。将整个器件全部点亮并驱动到最高温度时,器件的最大功率为30 W。该电阻阵可成功实现驱动显示成像。测试结果表明该高架桥式电阻阵初步满足红外景象产生器的要求。     

STUDY OF CAPILLARY ELECTROPHORESIS ON MICROCHIP BASED ON MEMS

Using a standard photolithographical procedure,chenmical wet etching and thermal diffusion bonding technology,a chemical analysis device for Capillary Electrophoresis(CE) has been microfabricated on a planar glass substrate with a cross-column geometry.The channels on the microchip substrate are about 50um deep and 150um wide.By employing amino acids derived from 2,4-DiNitroFluoroBenzen(DNFB) on CE chip channels,the sample manipulating system is studied based on the principle of electrodynamics.     

基于耗尽型工艺的锂电池充电保护芯片设计

提出了一种基于耗尽型工艺的单节锂离子电池充电保护芯片设计。阐述了此芯片的设计思想及系统结构,并对芯片关键电路的独特设计方法及原理进行了详细分析,特别是基准电路和偏置电路,利用耗尽型工艺使电路具有非常低的电源启动电压和功耗。在Hspice中仿真了采用0.6μm的n阱互补金属氧化物半导体(CMOS)工艺制作全局芯片的测试结果。验证了此芯片具有过电压检测、过电流检测、0 V电池充电禁止等功能,可用于单节锂离子电池充电的一级保护。     

VLSI parallel shift sort algorithm and design

A hardware algorithm called the parallel shift sort (PSS) is presented. The PSS is a hardware adaption of sorting by insertion. The function of the PSS is verified using an invariant method. Since the PSS uses an array of identical cells of low complexity, it is well suited for VLSI implementation. Some of the more important details of an NMOS implementation on a 5.4×5.4 mm chip are shown. The chip which contains approximately 8000 transistors is designed with lambda rules using a 4 μm line width process. A microcomputer expansion card with an array of sorting chips is described logically. The card's sorting time is of order O(N), where N is the product of the number of chips in the array and the number of cells in each chip (16 for the described chip implementation). The card is also capable of sorting arbitrarily wide keys in time proportional to N × K where K is the number of words in the sorting key width.     

高精度高灵敏人机交互手势控制算法与SOC芯片

阐述了一种应用于人机交互领域的手势控制算法和片上系统(SOC)芯片设计.手势控制系统基于单摄像头与主动式红外补光方法,通过目标区域提取和特定姿势识别等核心算法,实现了对各类人机交互手势的高效识别.采用目标区域提取算法与主动式红外投影,通过伽马变换、干扰去除等操作实现输入图像的预处理,从而确定手掌所在位置.为了高效判别手势,该手势识别算法采用自适应的采样线方案,根据手掌与传感器之间的距离,自动确定采样线的位置、距离、数目等信息.该SOC芯片全集成所有功能模块,通过55 nm低功率(LP)工艺流片,芯片面积为4 148 μm×5 148μm,总体功耗88 mW,可以实现视场范围大于600 mm×600 mm×600 mm、判别精度不大于1 mm、分辨率不大于1 mm/像素,适用于人机交互手势控制应用.     

小型化锑化铟探测器制备

随着红外探测技术的不断发展,市场对红外探测器提出了越来越多的要求,如高分辨率、高工作稳定性、低成本、小型化等,红外探测器光敏芯片的制备技术随之向大面阵、小间距方向不断探索。基于市场需求,本文从技术发展的角度,研究采用离子注入技术、干法刻蚀技术制备台面结型焦平面阵列,实现高性能、窄间距、小型化光敏芯片的制备,为未来高分辨率芯片的制备奠定技术基础。文章介绍了128×128(15μm)、128×128(10μm)两款器件的制备,两款器件中测I-V性能良好,其中,128×128(15μm)器件杜瓦封装组件后性能表现良好。     

Si基体二维深通道微孔列阵刻蚀技术

Si材料二维深通道微孔列阵是新型二维通道电子倍增器的基体,其可以采用感应耦合等离子体(ICP)刻蚀和光电化学(PEC)刻蚀等半导体工艺技术实现。简述了ICP工艺原理和实验方法,给出了微孔直径6～10μm、长径比约20、平均刻蚀速率约1.0μm/min的实验样品,指出了深通道内壁存在纵向条带不均匀分布现象、成因和解决途径;重点论述了微孔深通道列阵PEC刻蚀原理和实验方法,在优化的光电化学工艺参数下,得到了方孔边长3.0μm、中心距为6.0μm、深度约为160μm的n型Si基二维深通道微孔列阵基体样品,得出了辐照光强、Si基晶向与HF的质量分数是影响样品质量的结论,指出了光电化学刻蚀工艺的优越性。     

795nm单模垂直腔面发射激光器

针对铷原予能级跃迁对光谱的特殊需求,设计并制备了795 nm单模垂直腔面发射激光器(VCSEL).根据对VCSEL的光场和模式的分析和计算结果,设计了单模VCSEL芯片结构.采用MOCVD技术生长了外延结构,制备了不同有源区直径的氧化限制型VCSEL芯片并进行了测试.当有源区直径从6 μm减小到3μm时,VCSEL芯片的边模抑制比(SMSR)由8.76 dB增加到34.05 dB,阈值电流由0.77 mA减小到0.35 mA.有源区直径为6,5,4和3μm的VCSEL芯片的输出功率分别为0.37,0.46,0.58和0.44 mW,有源区直径为4μm的VCSEL芯片的远场为圆形光束,发散角为15°.85℃时3.5 μm有源区直径的VCSEL芯片输出功率为0.125 mW,激射波长为795.3 nm.室温3 dB带宽大于8 GHz,满足了铷原子传感器对VCSEL单模光谱、输出功率及调制速率的要求.     

大面阵InGaAs基线性APD单片激光雷达读出电路

基于大面阵InGaAs基线性背照工作模式APD光敏芯片,采用SMIC 0.35 μm 3.3 V CMOS工艺实现了一款单片集成面阵激光雷达读出电路。电路芯片与APD光敏芯片的每个像元通过In柱互连,实现电流脉冲的有效传输与接收。仿真和测试表明,基于可调节共源共栅输入级和自偏置共源放大级的像元级前置放大器实现了等效5 μA@2.5 ns脉宽的电流检测灵敏度;在片上125 MHz主时钟下,基于计数型和压控延迟型的二段式像元级TDC,通过多相位时钟插值技术实现了1 ns的高精度时间分辨率;采用分时供电的工作模式,32×32面阵读出电路芯片功耗节省了65%。     

Power consumption estimation in CMOS VLSI chips

Power consumption from logic circuits, interconnections, clock distribution, on chip memories, and off chip driving in CMOS VLSI is estimated. Estimation methods are demonstrated and verified. An estimate tool is created. Power consumption distribution between interconnections, clock distribution, logic gates, memories, and off chip driving are analyzed by examples. Comparisons are done between cell library, gate array, and full custom design. Also comparisons between static and dynamic logic are given. Results show that the power consumption of all interconnections and off chip driving can be up to 20% and 65% of the total power consumption respectively. Compared to cell library design, gate array designed chips consume about 10% more power, and power reduction in full custom designed chips could be 15%