基于SoPC的嵌入式数字频率计设计与实现

设计基于SoPC技术的嵌入式数字频率计实现方案。该方案以Altera公司的EP1C6芯片作为设计载体,将IP软核、NiosⅡCPU等功能模块嵌入其中,采用硬件语言描述、参数选择配置、功能裁剪定制等多种设计方式和软硬件协同开发手段,在单片FPGA上构建了整个测频系统硬件,具有精度高、功耗小、成本低、体小便携、工作可靠、开发效率高等特点,是嵌入式应用系统设计的一次有益尝试。文中详细阐述了利用集成开发平台QuartusⅡ进行系统硬件设计和软件调试的思路与过程。     

基于Wishbone总线接口的以太网IP核设计

本文研究了以太网IP核的FPGA硬件实现,分析了各个模块的功能。通过编写了硬件结构的VerilogHDL模型,进行了仿真和逻辑综合,并成功用ALTERA的FGPA对以太网IP核进行了验证。仿真和实验结果证明,所设计的硬件达到了设计要求,使小设备接入网络更加方便快捷。     

基于SoPC的人工神经网络的硬件实现方法

提出了一种基于SoPC的神经网络的硬件实现方法,该方法以FPGA器件为硬件载体,NIOSⅡ软核处理器为CPU,Avalon片内总线为数据交换架构。研究了多层前馈神经网络在FPGA上的实现方法,描述了神经网络模块与Avalon片内总线的接口技术。整个系统在Altera的EP2C8Q208C8器件上实现,结果表明,该方法的应用不仅提高了人工神经网络的运算速度,还提高了整个系统的灵活性。     

基于FPGA的网络接口设计与应用

本文根据RTL8019的性能特性,设计了EP2C8与RTL8019的硬件连接,并且在SOPC Builder中制定了RTL8019的IP软核,最后给出TNIOS Ⅱ IDE对RTL8019的软件编程方法.此方案已成功运用到了电子式互感器校验仪网络接口部分的设计.经实践证明,此种设计方法对于单片机和DSP等嵌入式系统的设计都具有参考价值.     

基于FPGA的OFDM-UWB发射系统基带部分设计

讨论了OFDM-UWB发射系统基带模块的组成及其FPGA实现方法.设计过程中采用了乒乓RAM和IP核技术,并在ISE9.2环境下进行了建模和综合,最后采用Modelsim 6.0进行了仿真,仿真结果表明本设计能够满足OFDM-UWB系统的要求.     

GPIF与FIFO接口设计

重点介绍了USB2．0传输控制芯片CY7C68013的通用可编程接口（GPIF）与异步FIFO连接的方案,给出了GPIF的基本原理、硬件连接方法、如何编写波形描述符以及相应的固件,并且通过实例详细介绍了GPIF在使用中需要注意的问题,展示了GPIF功能强大、简便易用和安全可靠的特点。     

高速数据处理系统的PCI接口设计

本文介绍了DSP与PCI总线的桥接方法,详细阐述了PCI9054同DSP之间的FIFO接口设计,实现了基于PCI总线的高速数据处理平台,可作为其他高速数据采集处理系统的重要模块。     

用于嵌入式系统多路SPI Master接口设计

文中根据嵌入式系统的特点,探讨多路SPI总线接口的设计,该设计作为一个IP软核,略作修改后,可以被无缝整合到各种形式的嵌入式系统中.     

基于SoPC技术的串口与以太网协议转换研究

主要研究了如何利用SoPC技术实现UART串行口和以太网接口的数据转换功能。不同于基于处理器或控制器及SoC的嵌入式系统,基于SoPC的嵌入式系统具有可配置的特点,不包括任何专用外设．而是可根据需要灵活地在一片FPGA中构造外设接口。通过研究UART串行口和以太网的数据通信方式．采用编程方法即可在一片FPGA中实现二者的通信.     

基于PCI核的链式DMA的设计

脉冲雷达记录系统的采样速率要求不低于200 MHz,连续记录的数据容量达到几十至几百GB。为了保证如此高速的数据流持续存入磁盘,且不丢失任何数据,必须解决PCI接口设计这一个关键问题。本文研究了一种基于ALTERA公司开发的PCI核PCI_mt64的链式DMA的设计方法。这种方式的DMA能够申请更大容量的内存,其传输效率更高,使得脉冲雷达记录系统的PCI总线能够持续高速地传输大量数据。     

基于FPGA和状态机的USB接口在流式细胞仪的应用

为了满足流式细胞仪中数据高速传输的要求,设计了一种基于USB接口和FPGA主控的高速数据采集系统.在这个系统中,USB工作于Slave FIFO模式下,FPGA负责解析和实现各种命令,并实现数据处理和数据传输.为了保证仪器数据的高速、准确传输,系统采用了基于有限状态机的控制算法.从仿真和实验两个角度,验证了系统控制和数据传输的准确、稳定,并且从FPGA上传数据的速度能达到24 MB/s以上,为要求高速、高通量的分析仪器的数据传输提供了一种可行方案.     

High-speed DRAM interface

The data rate of the dynamic random access memory (DRAM) interface has been greatly increased to reduce the performance gap between the DRAM and the central processing unit (CPU). The data rate of double-data rate (DDR) synchronous DRAM (SDRAM) is now exceeding 266 Mb/s/pin while the packet-based RAMBUS DRAM is offering up to 1066 Mb/s/pin data rate. The difference in the data rate is mainly due to their different channel structures. These DRAM interface channels are basically multi-drop bus where a driver should drive multiple loads. The maximum data rate is determined by how the multiple loads are configured. The data rate of the DRAM interface channel has been greatly increased and is expected to exceed 2 Gb/s/pin in the near future. To achieve this goal, the physical interface such as the bus structure should be optimized to minimize the timing uncertainty. The I/O timing circuitry plays an important role in determining the maximum data rate. Thus, the, circuit design should also be focused on minimizing timing uncertainty     

基于FIFO的并条机高速数据采集系统设计

如何在很高的出条速度下准确而实时地对棉条厚度信息进行采集,是高速并条机研究中的一大难点.本文提出了一种基于FIFO的并条机高速数据采集系统,描述了系统硬件和软件的设计与实现.对数据采集的特点进行了分析,介绍了FIFO存储器的使用方法,采用定长和定时两种不同的采样触发方式保证了系统的采样精度,并对采集系统的精度进行了检验.目前该系统已应用于某棉纺机械厂新型高速并条机,满足了数据实时采集和高速存储的要求.     

一种基于多线程的三维力平台数据采集方案设计

介绍了三维力测力平台的系统结构,提出了一种基于多线程的数据采集系统设计方案,详细阐述了数据采集系统的设计思路,实现方法,以及系统的程序流程。在系统中通过采用两个独立的线程,分别实现数据采集与数据融合显示,线程之间通过数据共享相互关联,通过互斥、基于优先级的调度等方法进行控制。经实验测试表明,系统结果正确,工作稳定,实时性与可靠均较好,较成功地满足了三维力测力平台数据采集的需要,具有较好的实用性。     

一种基于FX2与FPGA联用实现USB2.0通信协议的方法

USB2.0通信协议复杂、开发难度较大,对项目中采用USB2.0传输协议带来了困难.提出了一种基于FX2与FPGA联用实现USB2.0通信方法,介绍在SLAVE FIFO模式下FX2与FPGA协同工作的原理,并依此方案使用了硬件描述语言令功能得以实现,同时FPGA与用户的接口使用两个异步FIFO用于暂存发送和接收的数据,用户只需对两个FIFO进行读写即可使得FPGA与FX2联用的系统完成USB2.0协议通信,并且用户可以自行选择发送和接收数据时所用的时钟,在解决信号跨时钟域的同时增强模块可移植性和通用性.最后使用经过与Cypress上位机软件的通信测试,证明本方法切实可行.     

基于FIFO和数字包络解调的脉内测频方法

依据等精度频率测量原理,提出了在FPGA内部运用FIFO、数字包络解调和多路移相时钟等技术的新型脉内测频方法,实现窄脉宽中频调制脉冲的频率测量,适用于脉冲雷达等瞬时测频系统。同时,也可实现对多个调制脉冲的测频计数值累加求平均,以达到更高的测量精度。此设计方案硬件电路结构简单、成本低,系统集成度高、稳定性好,实用性强。     

基于单路FIFO的多通道同步采集存储系统的研究

设计了一种多通道同步采集存储测试系统,利用CPLD(复杂可编程逻辑器件)和单路FIFO(先入先出存储器)缓存实现了四路ADC同步转换数据到FLASH存储器的数据存储方式.此设计方案实现了在采样速率变化的情况下, FIFO自适应完成缓存速率调整的功能,并且多通道数据能连续不间断地存储到FLASH存储器中.这对于多通道变采样的存储测试系统设计具有一定的借鉴意义.     

基于FPGA的高精度数据采集卡设计

针对以往采用MCU设计实现的数据采集卡速度低、容量小,无法胜任一些实时性高、数据量大的数据采集要求,本文采用CPLD和DSP进行信道前端处理,以FPGA为采集的核心控制芯片并用于参数的存储与读写,设计了一种快速、高精度数据采集卡.在FPGA内部实现了133MHz的PCI总线,无需专用接口芯片,简化了电路设计,提高了系统的稳定性.实验表明,数据采样率最高可达20MSps,而且具有功耗低、稳定性高、可以进行多通道扩展的特点.     

TMS320VC5402串行通信接口设计

介绍了TMS320C5402McBSP的结构及主要特点,给出了通过McBSP扩展成SPI串口与PC机及AT89S51单片机通信的设计方案。该方案充分利用DSP的McBSP接口功能,实现了主机、DSP和单片机之间的实时通信。应用结果表明该方案稳定可靠,实际应用良好。