基于FPGA的二值图像连通域快速标记

针对连通域标记算法运算量大、速度慢、硬件实现困难的缺点,提出一种适于现场可编程逻辑门阵列（FPGA）实现的二值图像连通域快速标记的算法,并用VHDL硬件开发语言在XILINX公司的FPGA上实现。实验结果表明了该算法能对二值图像复杂的连通关系正确标记,易于硬件实现,大大节约了硬件资源,电路结构简单,满足实时性要求。     

一种时钟恢复算法的FPGA实现

给出一种基于全数字接收机的加德纳时钟恢复算法的FPGA实现方法。首先分析了该算法的系统结构及论述各个模块的作用,然后简要给出每个模块的硬件实现方法,其次用MATLAB对该算法进行仿真并给出仿真结果,结果表明该算法是可行的,最后在ISE9.1环境下编写VerilogHDL代码和测试激励,用ModelSim对该算法进行硬件仿真验证。结果表明这种算法时钟抖动小,同步时间快,定时精度高,硬件实现比较简单。该成果已经成功运用在某项目中。     

一种基于并行结构的快速VQ编码算法

为提高编码速度，本文提出了一种新的快速矢量量化编码搜索算法。文中首先讨论了码书矢量平均值与失真测度之间的变化关系，并根据其结果提出基本的四分法均值排序搜索算法；然后结合并行硬件的优点，提出一种基于并行结构的四分法均值排序搜索VQ编码算法。测试结果表明，与传统的完全搜索算法及部分快速搜索算法相比，本文算法大大减少了编码时间。     

基于SoPC的视频编码运动估计算法设计

阐述了基于片上可编程系(System on Programmable Chip,soPC)的视频编码运动估计算法,充分发挥了SoPC系统支持软硬件协同设计的优势,利用FPGA硬件实现较复杂的运动估计算法.用NiosⅡCPU软件编程实现三步搜索算法.实验结果表明,该系统具有速度快、集成度高、灵活性好等优点,满足了视频压缩应用的实时性要求.     

用于纯方位跟踪的简化粒子滤波算法及其硬件实现

针对粒子滤波运算量大,硬件复杂性高的问题,该文提出了一种用于纯方位跟踪的简化粒子滤波算法,该算法引入了一种新的基于阈值的重采样方法,降低了硬件实现的复杂度。在算法研究的基础上,论文研究了基于FGPA的硬件电路实现方法,给出了系统的整体硬件结构及重采样/采样模块的实现方案,讨论了粒子滤波硬件实现的资源优化及时间优化问题。仿真结果表明,对于纯方位跟踪问题,该粒子滤波算法具有优于扩展Kalman滤波器(EKF)的性能;硬件电路实验表明,该滤波器可以实现对被动目标的纯方位跟踪,并具有比通用粒子滤波器较快的处理速度。     

New approach for fast sine transform

A new fast algorithm for the discrete sine transform (DST) is proposed. This algorithm results in a very simple structure and gives the minimum number of additions and multiplications hence making it very suitable for hardware realisation.<>     

H.264中一种基于矩阵分解的变换算法及硬件实现

H.264是新一代的视频编码标准，具有优秀的压缩性能。其获得优越性能的代价是运算复杂度的大幅增加，因此在实际应用上存在困难。使用专门的硬件设备是解决这个问题的方法之一。H．264标准中的整数变换运算适合使用硬件实现。首先对H，264标准中的整数变换运算进行介绍，针对H．264中的变换运算提出一种基于矩阵分解的快速并行算法。分析了该算法的结构，表明是符合H.264标准的一种快速算法。并对变换算法的硬件寡现进行了分析，表明这种硬件算法结构适合在实时编解码中应用。     

基于PMF-FFT改进的捕获方法

在北斗或GPS定位系统中,噪声环境下的快速捕获是信号处理的重要环节。提出了一种基于PMF-FFT改进算法的信号同步捕获方法,可以在硬件资源有限的情况下提高多普勒频偏估计精度,并在不增加FFT点数的条件下减少相关增益存在的损失,该改进算法综合考虑了捕获时间和硬件资源的消耗占比,优化了算法结构。对仿真结果做了分析,结果表明能够有效增加捕获概率,减少捕获时间。     

基于DPRAP的高级残差预测算法可重构设计与实现

针对三维高效视频编码(three dimensional-high efficiency video coding,3D- HEVC)中高级残差 预测(advanced residual prediction,ARP)算法没有充分利用深度图的数据特性而导致 编码时间长、硬件加 速资源占用率高的问题,提出了一种基于可重构硬件实现的ARP快速选择算法。本文首先依 据深度图的数据特 性将其分为近中远3个区域,然后设定阈值对不同区域下的高级残差预测算法进行快速选择 ,从而达到减少编 码时间的目的。实验结果表明与标准平台HTM-16.1相比快速选择算 法在平均峰值信噪比(peak signal to noise ratio,PSNR)的损耗仅为0.019 dB的情况下 编码时间降低8.10%。最后利用动态可编程可重构阵列处理 器(dynamic programmable reconfigurable array processor,DPRAP)对ARP快速选择算法 进行并行加速,再 基于阵列处理器的重构机制提出一种可重构实现方案,达到对算法加速的同时降低硬件资源 占用率的目的。实 验表明所设计的可重构方案与并行方案相比总体减少了50%的处理元(process element,PE)数量和33.23%的 指令数,平均加速比达到1.9。优化前后的算法结合视差估计进行对 比验证,平均加速比达到2.5。因此本文 对3D-HEVC算法的实时视频编码具有一定的参考价值。     

Hardware efficient fast parallel FIR filter structures based on iterated short convolution

This paper presents an iterated short convolution (ISC) algorithm, based on the mixed radix algorithm and fast convolution algorithm. This ISC-based linear convolution structure is transposed to obtain a new hardware efficient fast parallel finite-impulse response (FIR) filter structure, which saves a large amount of hardware cost, especially when the length of the FIR filter is large. For example, for a 576-tap filter, the proposed structure saves 17% to 42% of the multiplications, 17% to 44% of the delay elements, and 3% to 27% of the additions, of those of prior fast parallel structures, when the level of parallelism varies from 6 to 72. Their regular structures also facilitate automatic hardware implementation of parallel FIR filters.     

基于多核处理器BWDSP1042的FFT性能优化

博微DSP1042(BWDSP1042)是我国自主研发的一款高性能数字信号处理器.现阶段,由于BWDSP硬件计算资源和访存带宽限制,通过调优快速傅里叶变换(Fast Fourier Transform,FFT)算法结构运算时间仍可减少.基于高性能多核BWDSP1042体系架构以及指令编排原则,优化了基-2FFT算法结构...     

Real-Valued Discrete Gabor Transform of Linear TimeVarying Systems： Exact Representation and Approximation

An efficient algorithm for the representation and approximation of linear time-varying systems is presented via the fast real-valued discrete Gabor transform. Compared with the existingalg orithm based on the traditional complex-valued discrete Gabor transform, the proposed algorithm runs faster, can more edsily be implemented in software or hardware, and leads to a more compact representation. Simulation results are given for demonstration.     

一种用于公钥密码系统的新型可变Radix快速乘法硬件算法

本文提出了一种新型的可变ｒａｄｉｘ快速乘法硬件算法，算法中，采用了二进制数的冗余数表示方法，使二个大数（大到５１２ｂｉｔ位或更大）的相加在Ｏ（１）时间内完成而无需等待进位；其次，提出了可变ｒａｄｉｘ快速乘法思想，使算法比ｒａｄｉｘ－４的乘法算法速度提高３３％，比ｒａｄｉｘ－８的乘法算法速度提高１１％而硬件实现更为简单，算法还能克服在较坏和最坏条件下，ｒａｄｉｘ－８乘法算法速度严重下降的缺陷，是一种可以作为核心运算有效地使用在许多公钥密码体制（如ＲＳＡ）硬件ＶＬＳＩ实现中的新型快速算法。     

一种三维小波序列图像编码算法及其FPGA实现

根据序列图像编码的特点。利用Harr小波变换、适合硬件实现的快速二维小波变换和快速零树编码算法,提出了一种适合硬件实现的三维小波变换序列图像编码算法。设计了该算法的VLSI结构,编写了相应的Verilog HDL模型,进行了仿真和逻辑综合,并用FPGA进行了验证。     

基于实时数字信号处理的宽带单比特瞬时测频接收技术

针对现代电子战接收机的大瞬时带宽、实时处理、高灵敏度、快速测频等高性能指标要求,提出了一种基于实时数字信号处理的宽带单比特瞬时测频接收机方案,结合大带宽高速采样的实时快速处理,将单比特接收算法、滑动快速傅里叶变换(FFT)算法、瞬时频率测量算法应用于该算法结构,给出了超高速单比特采样和高速实时信号处理的硬件实现。仿真结果表明,该接收机不仅具备大带宽、实时处理、高频率分辨率等特性,同时具有优异的信号检测灵敏度。     

Design and implementation of a fast algorithm for modulated lappedtransform

A new fast algorithm for the computation of the modulated lapped transform (MLT) is proposed and its efficient implementation using pipelining techniques and complex programmable logic device (CPLD) is presented. The new algorithm computes a length-M MLT via the length-M/2 fast Fourier transform (FFT). Computational overhead due to data shuffling in pre-processing and post-processing is offset in hardware realisation. Hence the overall throughput of the MLT computation for real-time applications is significantly improved. The pipelined CPLD architecture and circuitry are described in detail. Computational complexity of the proposed algorithm is analysed, and throughput improvement is verified by experimental results     

Low-Cost Fast VLSI Algorithm for Discrete Fourier Transform

A primeN-length discrete Fourier transform (DFT) can be reformulated into a (N-1)-length complex cyclic convolution and then implemented by systolic array or distributed arithmetic. In this paper, a recently proposed hardware efficient fast cyclic convolution algorithm is combined with the symmetry properties of DFT to get a new hardware efficient fast algorithm for small-length DFT, and then WFTA is used to control the increase of the hardware cost when the transform length Nis large. Compared with previously proposed low-cost DFT and FFT algorithms with computation complexity of O(logN), the new algorithm can save 30% to 50% multipliers on average and improve the average processing speed by a factor of 2, when DFT length Nvaries from 20 to 2040. Compared with previous prime-length DFT design, the proposed design can save large amount of hardware cost with the same processing speed when the transform length is long. Furthermore, the proposed design has much more choices for different applicable DFT transform lengths and the processing speed can be flexible and balanced with the hardware cost     

一种基于均匀量化的快速简化极化码SC译码算法

针对极化码中现有基于均匀量化的串行抵消(SC)译码算法译码复杂度高的问题,提出一种基于均匀量化的快速简化SC译码算法。该算法保留了原算法的整数型运算,可节省大量存储空间并利于硬件实现,再通过加入特殊结点的识别来降低算法的运算时间复杂度。仿真结果表明:所提快速简化SC译码算法的时间复杂度较原算法降低了46.29%,同时,在误块率为10-5时,译码性能较原算法仅相差0.1dB。     

基于DSP的快速视频流压缩编码技术研究

针对工业、交通视频监控环境中视频流的压缩处理速度慢,严重影响系统性能现状。提出一种基于DSP的快速视频流压缩处理技术,首先通过硬件上的合理设计,充分发挥DSP硬件资源性能,设计优化的线形汇编指令段,提高视频流的并行处理能力。然后对视频流的压缩编解码算法进行研究与改进,提出适于DSP的快速视频流处理算法。     

[256,252]RS扩展码的快速译码算法

该文主要论述[256,252]RS(Reed-Solomon)扩展码的快速译码算法。该算法是通过简单的参数测试来发现接收数据中的错误类型以及错误模式,然后通过得到的错误模式来对接收数据进行错误纠正。与已有的译码算法相比,该算法具有占用硬件资源相对较少,处理时间相对较短的优点,并且在硬件译码器上实现的最高数据处理速率超过400Mbit/s。