基于双三次插值算法的图像缩放引擎的设计

文章提出了一种基于双三次插值算法的缩放引擎有效的设计方法,并通过FPGA验证表明该设计方法切实可行。首先介绍了双三次插值算法的基本原理,接着提出了缩放引擎的系统结构,并系统地论述了放大单元的实现及高效的滤波器设计。最终,在Virtex2系列FPGA上实现了该图像缩放引擎。结果表明该设计能有效应用于图像的缩放处理,且图像缩放效果明显提高。     

基于边缘的实时视频缩放引擎的设计与实现

提出了一种基于边缘自适应插值算法的缩放引擎有效的设计方法,并通过FPGA验证。首先介绍了自适应插值算法的基本原理,接着提出了优化设计的缩放引擎系统结构,并系统的论述了数据缓冲模块的实现及高效的运算系数生成模块和插值计算模块。最后在FPGA上验证了该系统,结果表明,运用该算法插值获得了边缘清晰的目标图像,且该算法复杂度低,因此,适应于实时条件下的图像缩放。     

双三次卷积模板插值算法的FPGA实现

为了能在硬件上实现高质量、高效果的视频图像缩放、旋转等,文章研究分析了双三次插值算法的实现,对双三次插值计算进行离散化,得到相应的计算模板,简化计算过程。提出了一种在FPGA上实现双三次卷积模板算法的方法。实验结果表明:该算法的缩放效果优于双线性插值算法,略低于双三次插值算法,但计算性能上明显高于双三次插值算法。双三次卷积模板插值算法是一种能够在有限的资源上实现较好效果的插值算法。     

基于FPGA的高分辨实时监控图像缩放设计

介绍了一种基于图像的双三次线性插值缩放算法的设计方法,并通过FPGA验证了设计的可行性.重点讨论了视频缩放的插值算法,对两种实现方法在硬件资源利用率及实施效率方面进行了比较并论证了块状插值实现方法的优越性.最终设计实现了高分辨率实时视频图像的缩放.     

FPGA实现的视频图像缩放显示

对几种常用的图像缩放算法进行了比较,在权衡了算法复杂度、缩放效果和FPGA逻辑资源等3大因素后,选择了双线性插值算法来实现图像缩放。重点介绍了双线性插值算法和该方法的FPGA硬件实现方法,包括图像数据缓冲单元、插值系数生成单元以及插值计算单元等。应用结果表明,双线性插值算法及其硬件实现模块达到了预期的效果。     

定标器的设计与实现

定标器(Scaler)是广泛应用于平板显示器系统中的图像缩放引擎,它将不同分辨率的输入图像经缩放后以固定的分辨率输出到平板显示器上.本文首先在分析定标器系统结构的基础上提出了三个时序约束条件,并推导了相应的公式,当满足这三个约束条件时,定标器中的FIFO和行缓冲区不会上溢或下溢,显示帧与输入帧同步,很好地解决了定标器的时序问题.随后介绍了基于双线性插值算法的图像缩放引擎设计,然后用FPGA实现该缩放引擎,并构建测试环境对整个定标器进行逻辑功能验证,最后给出验证的结果.     

基于FPGA实现固定倍率的图像缩放

基于FPGA硬件实现固定倍率的图像缩放,将2维卷积运算分解成2次1维卷积运算,对输入原始图像像素先进行行方向的卷积,再进行列方向的卷积,从而得到输出图像像素。把图像缩放过程设计为一个单元体的循环过程,在单元体内部,事先计算出卷积系数。降低了FPGA设计的复杂性,提高了图像缩放算法的运算速度,增强了系统的实时性,已经应用于某款航空电子产品中,应用效果良好     

基于FPGA的图像缩放算法设计

针对目前缩放插值算法中硬件实现比较复杂、资源消耗多、运算处理时间长、实时性较差等缺陷,介绍了一种基于图像的双线性插值缩放算法的设计方法,同时对算法中的浮点运算进行优化,节省了电路的硬件开销。最终搭建了FPGA验证平台,实现了图像的任意比缩放,证明了设计的可行性,达到了实验预期的目的。     

双线性插值放大算法在视频图像实时放大处理系统中的应用

文章设计并实现了基于FPGA的视频图像实时双线性插值放大。针对双线性插值算法的特点,对算法的硬件实现框架进行了深入研究,提出了一种合理的双一维线性插值模块框架,完成算法的硬件实现,并将其设计应用在视频图像实时处理系统。仿真结果表明,应用该方法进行插值计算不仅结构简单、实时性好,而且可实现变倍率的视频图像实时放大。     

面向硬件实现的一种视频实时缩放算法

为了满足对高分辨率图像缩放处理速率和功能的要求,依据复杂度高、效果好的双立方内插值(BI-CUBIC)提出了一种面向硬件实现的插值算法,在该算法原理基础上结合高度流水线结构搭建系统架构,用XILINX软件设计验证各功能模块后将系统实现在该公司的Virtex5-110T芯片上。测试证明该FPGA芯片能够实现对任意比例尺寸图像的任意比例缩放功能,占用较少芯片资源同时处理能力达到1 080 pixel每秒48帧。