可重构分组密码处理结构模型研究与设计

随着信息技术的发展和网络规模不断扩大,网络通信等应用对数据加解密处理提出了更高的要求,可重构计算是将可重构硬件处理单元和软件可编程处理器结合的计算系统.因此采用可重构计算技术来设计密码处理系统,使同一硬件能够高效灵活地支持密码应用领域内的多种算法.同时满足了密码处理对性能和灵活性的要求,提高了密码系统的安全性.论文在分析分组密码算法处理结构的基础上,结合了可重构结构的设计思想和方法,提出了一种可重构密码处理结构模型RCPA,并基于该模型实现了一款验证原型.原型在FPGA上成功进行了验证测试并在0.18μm CMOS工艺标准单元库下进行逻辑综合以及布局布线.实验结果表明,在RCPA验证原型上执行的分组密码算法都可达到较高的性能,其密码处理性能与通用高性能微处理器处理性能相比提高了10～20倍;与其他一些专用可重构密码处理结构处理性能相比提高了1.1～5.1倍.结果说明研究的RCPA模型既能保证分组密码算法应用的灵活性又能够达到较高的性能.     

动态可重构系统的通信结构研究

动态可重构技术能在一定控制逻辑的驱动下,对全部或部分逻辑资源实现在系统的动态功能变换和硬件的时分复用.本文介绍了可重构体系结构及典型动态可重构结构;详细分析、比较了动态可重构系统4种通信结构的主要性能,指出各自适用领域,并给出一个应用实例;最后探讨了动态可重构技术研究面临的相关问题和发展趋势.     

可重构密码协处理器的组成与结构

文章提出了一些关于可重构密码协处理器的组成与结构的设计思想和方法。可重构密码协处理器组成与结构是指可重构密码协处理器的组成模块及其相互之间的连接网络。可重构密码协处理器组成与结构的设计直接影响到可重构密码协处理器的性能,因此是可重构密码协处理器设计中的一个关键问题。     

可重构密码协处理器简介及其特性

可重构密码协处理器是采用可重构体系结构的思想和方法设计而成的，用于对数据进行加／解密处理的集成电路芯片，它能够灵活、快速地实现多种不同的密码算法。文章简要介绍了可重构密码协处理器的设计方法和使用方法，并对其灵活性、安全性、性能和规模进行了分析。     

一种改进的分组密码可重构处理结构设计①

应用于密码运算的粗粒度可重构处理结构,以其高性能和较好的灵活性而受到广泛研究。在密码可重构处理结构中,结构合理的配置电路对于提高整个电路的配置速度,加速密码运算非常重要,因此在已有的一种分组密码可重构处理结构的基础上对其配置电路进行改进。从而可以大大提高结构规整的分组密码算法的配置速度。     

可重构分簇式分组密码处理架构

针对现有可重构分组密码系统资源利用率低的问题,在分析分组密码算法处理特征的基础上,提出基于Crossbar互连的可重构分簇式分组密码处理架构RCCPA(Reconfigurable Clustered Cipher Processing Architecture),研究了RCCPA的互连网络、分簇式寄存器堆及配置方式。RCCPA通过重构互连网络可将各处理簇动态地重构成4个32 bit簇、2个64 bit簇和1个128 bit簇,并可将可重构处理单元RCU(Reconfigurable Cipher Processing Unit)组织成多级流水的处理路径,满足了分组密码处理灵活性的要求,提高了RCU的利用率。采用RCCPA实现AES/DES/IDEA的处理性能分别达到了2 867.2 Mbps、1 442.6 Mbps、1 462.4 Mbps。     

基于流密码的可重构处理结构及其专用指令集研究

在对多种流密码算法生成结构进行分析的基础上,提出一种基于流密码的可重构处理结构,并在总结重构流密码算法使用频率较高的基本操作类型的基础上,为该流密码可重构处理结构设计了一种专用指令集。描述了指令的具体格式,并对指令性能进行了评估。结果表明,该指令集作用在该流密码可重构结构上可灵活高效地实现多种流密码算法。     

基于FPGA的动态重构系统重构过程研究

有效融合了专用集成系统(Application Specific Integrated Circuit,ASIC)与通用目的处理器(General Purpose Processor,GPP)优势的动态可重构系统,以其良好的灵活性、可重构性以及优异的计算性能,逐步应用于从嵌入式系统到高性能计算的许多领域。针对动态可重构系统的重构过程控制进行了研究,详细分析了动态重构过程中的一些潜在问题。针对重构过程中重构模块与固定模块之间的耦合问题和数据交互问题,提出了一种新的动态重构过程通信控制机制。该机制将重构过程划分为重构前、重构中和重构后3个阶段,并在各个阶段对数据交互和通道隔离进行了有效控制。实验验证表明,该机制能够有效保证动态重构过程的正确性。     

粒度可配置的密码算法重构单元设计

针对分组密码可重构设计中关键模块的详细实现问题,深入研究了分组密码算法中可重构逻辑单元的划分,以及需要实现的常用功能模块;利用可重构原理,设计了分组密码算法中的加法模块和S盒的重构实现方案,给出了详细的实现原理图;为了提高运行速度,给出了在重构结构下的流水线设计;经实验测试表明,设计的重构功能模块在进行加法运算时最高可提高8倍速度,进行S盒查表时,资源节省达52%。     

可重构密码协处理器的概念及其设计原理

提出了可重构密码协处理器的概念并论述了其设计原理。所谓可重构密码协处理器实际上是一个其内部逻辑电路结构和功能可被灵活改变的密码处理单元,它能够在主处理器的控制和驱动下灵活、快速地实现多种不同的密码操作,以便适应不同密码算法的需求。基于可重构密码协处理器的可重构密码系统具有灵活、快速、安全的特点,在保密通讯和网络安全等领域中具有良好的应用前景。     

动态重构硬件加速中的性能开销建模

近年来,随着可重构计算方法和可重构硬件特性的不断演进,基于FPGA动态部分重构技术构建运行时可重构加速器已经成为解决传统加速器设计中硬件资源限制问题的重要途径.然而,区别于传统静态重构加速器,FPGA的动态重构开销是影响硬件加速整体性能的重要因素,而目前尚缺少能够在可重构硬件设计的早期阶段进行动态重构开销精确估算的相关...     

Dynamic reconfiguration of node location in wormhole networks

Several techniques have been developed to increase the performance of parallel computers. Reconfigurable networks can be used as an alternative to increase the performance. Network reconfiguration can be carried out in different ways. Our research has focused on distributed memory systems with dynamic reconfiguration of node location. Briefly, this technique consists of positioning the processors in the network depending on the existing communication pattern among them, to suit the requirements of each computation.In this article, we present a dynamic reconfiguration technique for wormhole networks. We have used both a crossbar and a multistage interconnection network to implement a reconfigurable logical two-dimensional (2-D) torus topology. The reconfiguration mechanism is based on a distributed reconfiguration algorithm. The algorithm is based on a cost function that requires only local information. We discuss reconfiguration features and adjust the different parameters of the reconfiguration algorithm. We have also studied the deadlock problem in reconfigurable wormhole networks, and give details of our solution. Finally, we have evaluated the performance of this technique under several workloads.     

Self-organization of reconfigurable protocol stack for networked control systems

In networked control systems (NCS), the control performance depends on not only the control algorithm but also the communication protocol stack. The performance degradation introduced by the heterogeneous and dynamic communication environment has intensified the need for the reconfigurable protocol stack. In this paper, a novel architecture for the reconfigurable protocol stack is proposed, which is a unified specification of the protocol components and service interfaces supporting both static and dynamic reconfiguration for existing industrial communication standards. Within the architecture, a triple-level self-organization structure is designed to manage the dynamic reconfiguration procedure based on information exchanges inside and outside the protocol stack. Especially, the protocol stack can be self-adaptive to various environment and system requirements through the reconfiguration of working mode, routing and scheduling table. Finally, the study on the protocol of dynamic address management is conducted for the system of controller area network (CAN). The results show the efficiency of our self-organizing architecture for the implementation of a reconfigurable protocol stack.     

基于AES和DES算法的可重构S盒硬件实现

密码芯片的可重构性不仅可以提高安全性，而且可以提高芯片适应性．S盒是很多密码算法中的重要部件，其可重构性对密码芯片的可重构性有重大影响．文章在分析AES和DES算法中S盒硬件实现方法的基础上，利用硬件复用和重构的概念和相关技术，提出了一种可重构S盒（RC-S）结构及其实现方法．实验结果表明RC-S可用于AES算法和DES的硬件实现．基于RC-S的AES、DES密码模块规模分别是AES、DES模块的0．81／1．13，性能分别是DES／AES的0．79／0．94．     

基于可重构S盒的常用分组密码算法的高速实现

DES、3DES和AES是应用最广泛的分组密码算法，其可重构性和高速实现对可重构密码芯片的设计具有重要影响。该文分析了这3种算法的高速硬件实现，利用流水线、并行处理和重构的相关技术，提出了一种可重构S盒（RC-S）的结构，并在此基础上高速实现了DES、3DES和AES。基于RC-S实现的DES、3DES和AES吞吐率分别可达到7Gbps、2．3Gbps和1．4Gbps，工作时钟为110MHz。与其它同类设计相比，该文的设计在处理速度上有明显优势。     

基于动态可重构技术的装备测试系统研究

当前国内自动测试系统存在实时性差、测试资源冗余、成本高等问题,针对以上问题,提出了基于FPGA部分动态重构技术的自动测试系统,该系统基于FPGA动态可重构技术并结合嵌入式操作系统实现测试资源的动态管理,并开发了用于测试过程的硬件自动测试任务编程模型,提出了一种用于重构任务加载的ICAP控制器;该系统实现测试过程的并发执行,从而增强自动测试系统测试的实时性,进而提高测试的准确性与覆盖性。在验证试验中,将动态重构测试系统应用于自动测试实例中,试验结果表明硬件重构测试任务加载正常,各测试资源功能执行正确     

Reconfigurable distributed storage for dynamic networks

This paper presents a new algorithm for implementing a reconfigurable distributed shared memory in an asynchronous dynamic network. The algorithm guarantees atomic consistency (linearizability) in all executions in the presence of arbitrary crash failures of the processing nodes, message delays, and message loss. The algorithm incorporates a classic quorum-based algorithm for read/write operations, and an optimized consensus protocol, based on Fast Paxos for reconfiguration, and achieves the design goals of: (i) allowing read and write operations to complete rapidly and (ii) providing long-term fault-tolerance through reconfiguration, a process that evolves the quorum configurations used by the read and write operations. The resulting algorithm tolerates dynamism. We formally prove our algorithm to be correct, we present its performance and compare it to existing reconfigurable memories, and we evaluate experimentally the cost of its reconfiguration mechanism.     

AES和Camellia算法的可重构硬件实现

AES算法和Camellia算法是应用最广泛的分组密码算法,其可重构性和高速实现具有重要的理论意义和实用价值。在对算法原理进行分析的基础上,研究AES和Camellia算法的可重构性,基于S盒变换,利用并行处理和重构技术,给出它们的可重构体系结构,并在此基础上高速实现了AES、Camellia算法。实验结果表明,采用该设计方案,算法实现速度快,电路资源开销小。     

可重构的嵌入式虚拟仪器设计方法

为了使运行期的器件实现快速逻辑重建,设计一种嵌入式虚拟仪器（EVI）动态可重构方法。该方法以动态可重构IP作为基本模块,运行期间对组成系统的IP进行动态替换以实现硬件重构,通过EVI中间件和配置信息库实现软件重构。测试结果表明,该方法能降低开发成本,缩短开发周期,实现不同场合的测试要求。     

基于RMC的可重构制造系统设备布局优化研究*

为实现多品种变批量生产制造系统阵列式布局的动态重构,提出一种新的设备布局优化方法.建立了可重构制造系统(RMS)设备优化选择数学模型,设计了基于蚁群优化和阶序聚类算法的可重构制造单元(RMC)动态重构算法.以交货期内最小成本为目标,引入系统复杂度和系统响应度从系统能力角度完善了实现RMS重构的约束条件,最终完成了可重构制造系统设备布局优化.最后通过布局实例仿真验证该方法的可行性和有效性.