多信道无绳电话中的锁相频率合成器

本文介绍了多信道无绳电话系统中的锁相频率合成器的硬，软件设计与实现，并介绍了集成锁相频率合成器ＭＣ１４５１５６和高速双模置分频器ＭＣ１２０１７，还给出了锁相频率合成器的主要参数的测试方法。     

快速锁相频率合成器

介绍了锁相合成技术，对提高可编程分频器速度作了分析，估算了跳频时间，提出了进一步缩短跳频时间的措施。     

1.1GHz集成单片锁相频率合成器

本文介绍最高合成频率可达１．１ＧＨＺ的集成单片锁相频率合成器芯片ＭＣ１４５１９０／１９１／１９２的应用原理和组成频率合成器电路的设计方法。     

锁相频率合成器BU2614实现FM调谐器

介绍了一种锁相频率合成器BU2615，结合专用收音模块CXA1019S，单片机AT89C51能实现FM调谐器，该调谐器能实现频率扫描、锁定和显示等功能，使用串行E^2ROM存储必要数据，实现数据掉电保护功能，并给出了实际电路与工程序框图。     

锁相式雷达频率合成器的相位噪声分析

本文详细分析混频锁相式雷达频率合成器的各组成部分的相位噪声情况,从中得出了各环节的相位噪声对输出相位噪声的影响,并给出了系统输出的总相位噪声表达式.     

一种锁相式频率合成器的设计

介绍了一种锁相式频率合成器的总体设计和电路结构设计,并进行了实验制作。设计的电路工作频率在１００ＭＨｚ以上,可广泛应用于雷达,航空,航天,通讯,导航,锁相环路等领域。     

新型频率合成器集成电路

以生产数字和模拟集成电路而闻名于世的美国国家半导体公司(NSC)最近研制生产了该公司的第一代无线电通信产品——系列超大规模频率合成器(SiRF)集成电路。系列锁相频率合成器集成电路共有四个品种,均采用该公司所特有的ABiC Ⅳ硅BiCMOS工艺,将所     

一种C波段低相噪锁相频率合成器

在较详细分析常规移频数字锁相频率合成器的基础上,提出了一种Ｃ波段低相噪频率合成方法,并进行了分析、讨论,最后给出了研制结果。     

2.4GHz频率综合器中低杂散锁相环的设计

在带电荷泵的锁相环频率综合器中,设计低杂散锁相环的关键是减少鉴频鉴相器和电荷泵的非理想特性以及提高压控振荡器的性能.采用TSMC 0.18 μm CMOS工艺,设计了一种改进型锁相环电路.仿真结果显示,在1.8V基准电压供电时,电荷泵电流在0.3～1.6V电压范围内匹配度小于1μA,电流失配率小于0.2％,压控振荡器在中心频率2.4 GHz频偏1 MHz时的相位噪声为-124.3 dBc/Hz@1 MHz,环路参考杂散降为-60 dBm.     

一种X波段频率合成器

介绍了一种X波段频率合成器,对其特点进行了技术分析,给出了研制结果。     

一种具有相位噪声跟踪补偿的全数字锁相环频率合成器

为了实现频率合成器中的相位噪声跟踪补偿和降低全数字锁相环的复杂性,本文提出了一种新的基于全数字锁相环的频率合成器。它采用了一种低复杂度的数字鉴频鉴相器和非线性相位/频率判决电路以及数控振荡器,从而显著降低了硬件复杂性。同时结构中采用的非线性相位和频率判决电路能够很好地实现噪声跟踪和快速的相位/频率捕获,数控振荡器能够获得高的频率分辨率(大约6kHz)和大的线性频率调谐范围。通过采用90nm CMOS工艺制造的ADPLL实验结果表明,本文所提出的基于全数字锁相环的频率合成器能够实现从100kHz到6MHz的可控环路带宽和相当好的带内相位噪声跟踪性能。     

单片BiCMOS超高频接收机中锁相环的设计

集成电荷泵锁相环的接收芯片工作在ISM频段：290-470MHz,采用AMS0．8μm BiCMOS工艺,npn管的特征频率为12GHz,横向pnp的特征频率为650MHz。锁相环中鉴频鉴相器和电荷泵的设计方案基本消除了死区。压控振荡器采用LC负阻结构,中心振荡频率为433MHz,调谐范围为290-520MHz,频偏为100kHz时的相位噪声约为-98dBC／Hz．分频器采用堆叠式结构以降低功耗,PLL在5V的工作电压下功耗仅为1．4mA。     

RSC—145152并行输入锁相环频率合成器

数字调谐器由于其频率稳定度和准确度方面的诸多优点及其在操作上的方便灵活,已逐步取代了手持式无线通话机、电视机和无线电台中的手动调谐系统。 本文介绍RSC-145152并行输入锁相环频率合成器的工作原理和设计思想。     

用于卫星电视调谐器的整数频率综合器设计

设计了一个用于模拟卫星电视调谐器的整数频率综合器.锁相环本振输出频率范围覆盖1.25GHz到2.8GHz,参考频率可配置为62.5kHz或31.25kHz.环路滤波器采用三阶有源滤波器,环路带宽为1kHz.电荷泵输出电流可配置为50μA或250μA.压控振荡器(VCO)采用差分反馈型结构,在偏离中心频率10kHz处的相位噪声小于-76dBc/Hz.分频器采用脉冲吞咽型结构,有15位控制位.P计数器从输入到输出只经过两个触发器和一个逻辑门,能有效减少由多级异步分频器产生的相位噪声.电荷泵充放电电流的不匹配会恶化参考杂散,这里引入了对电流过冲不匹配的考虑,在鉴频鉴相器(PFD)和电荷泵中加入了减少充放电电流过冲的措施.电路采用0.18μm RFCMOS工艺实现,面积1.3mm*1.5mm.     

A low phase noise and low power 3–5 GHz frequency synthesizer in 0.18 µm CMOS technology

A low power frequency synthesizer for WLAN applications is proposed in this paper. The NMOS transistor-feedback voltage controlled oscillator (VCO) is designed for the purpose of decreasing phase noise. TSPC frequency divider is designed for widening the frequency range with keeping low the power consumption. The phase frequency detector (PFD) with XOR delay cell is designed to have the low blind and dead zone, also for neutralizing the charge pump (CP) output currents; the high gain operational amplifier and miller capacitors are applied to the circuit. The frequency synthesizer is simulated in 0.18 µm CMOS technology while it works at 1.8 V supply voltage. The VCO has a phase noise of −136 dBc/Hz at 1 MHz offset. It has 10.2% tuning range. With existence of a frequency divider in the frequency synthesizer loop the output frequency of the VCO can be divided into the maximum ratio of 18. It is considered that the power consumption of the frequency synthesizer is 4 mW and the chip area is 10,400 µm².     

显示控制CMOS锁相环频率合成器设计

从工程的角度出发,设计了一个应用于显示控制芯片的新颖实用的CMOS锁相环频率合成器.详细论述了系统设计的关键问题,研究了电荷泵充放电电流匹配、精度和输出电压等工程设计问题,并对环路滤波器的计算和仿真以及压控振荡器的噪声性能进行了研究.采用1st Si 0.25μm的CMOS混合信号工艺对整个电路系统进行了带版图寄生的后仿真,仿真结果表明锁相环频率合成器设计的正确性.     

分数分频锁相频率合成器及其实验研究

详细介绍了分数分频锁相环的工作原理和特性,以及抑制分数分频锁相环相位调 制边带的方法,给出了一个L波段分数分频锁相合成器的实验结果。