高速BiCMOS工艺研究

研究开发了一种准２μｍ高速ＢｉＣＭＯＳ工艺，采用自对准双埋双阱及外延结构．外延层厚度为２．０～２．５μｍ，器件间采用多晶硅缓冲层局部氧化（简称ＰＢＬＯＣＯＳ）隔离，双极器件采用多晶硅发射极（简称ＰＳＥ）晶体管．利用此工艺已试制出ＢｉＣＭＯＳ２５级环振电路，在负载电容ＣＬ＝０．８ｐＦ条件下，平均门延迟时间ｔｐｄ＝０．８４ｎｓ，功耗为０．３５ｍＷ／门，驱动能力为０．６２ｎｓ／ｐＦ．明显优于ＣＭＯＳ门．     

高速BiCMOS工艺研究

研究开发一种准２μｍ高速ＢｉＣＭＯＳ工艺，该工艺采用乍对准双埋双阱及外延结构。外延层厚度２．０－２．５μｍ，器件间采用多晶硅缓冲层局部氧化隔离，双极器件采用多晶硅发射极晶体管。利用此工艺试制出ＢｉＣＭＯＳ２５级环振，在负载电容ＣＬ＝０．８ｐＦ条件下，平均门延迟时间ｔｑｄ＝０．８４ｎｓ，功耗为０．３５ｍＷ／门，驱动能力 ０．６２ｎｓ／ｐＦ，明显ＣＭＯＳ门。     

亚微米BiCMOS工艺技术

ＢｉＣＭＯＳ是双极的速度和驱动能力与ＣＭＯＳ的高密度和低功耗的结合。考虑到功耗原因，ＢｉＣＭＯＳ器件主要以ＣＭＯＳ为主。因此，双极器件通常并入ＣＭＯＳ核心工艺流程。当器件尺寸减小时，双极和ＣＭＯＳ技术显得愈发相似。本文例举了０．８μｍ和０．５μｍ的技术论点，ＢｉＣＭＯＳ电路与ＣＭＯＳ相比，成本稍有增加，但其性能提高一倍。     

亚微米BiCMOS工艺技术

ＢｉＣＭＯＳ是双极速度和驱动能力与ＣＭＯＳ的高密度和低功耗的结合。考虑到功耗原因，ＢｉＣＭＯＳ器件主要以ＣＭＯＳ为主，因此，双极器件通常并入ＣＭＯＳ核心工艺流程。当器件尺寸减小时，双极和ＣＭＯＳ的技术显得愈发相似。本文列举了０．８μｍ和０．５μｍ的技术论点。ＢｉＣＯＳ电路与ＣＭＯＳ相比，成本稍高但其性能提高一倍。     

双注入多晶硅发射极高性能BiCMOS技术研究

研究了一种ＢｉＣＭＯＳ新技术，基区和发射区均通过发射极多晶注入，使形成的基区更浅，更窄；通过等平面氧化形成的鸟嘴，将版图设计中３．０μｍ，的发射极条宽“挤”为２．０μｍ左右。提高了器件性能。在器件结构及工艺设计中，中能提高工艺的兼容性，简化工艺。     

自对准Ti－SALICIDE LDD MOS工艺研究

本文着重研究了０．６μｍ自对准Ｔｉ－ＳＡＬＩＣＩＤＥＬＤＤＭＯＳ工艺技术．ＴｉＳｉ２的形成采用两步快速热退火及选择腐蚀完成，Ｔｉ膜厚度的最佳选择使ＳＡＬＩＣＩＤＥ工艺与０．２μｍ浅结相容，源／漏薄层电阻为４Ω／□．上述技术已成功地应用于０．６μｍ自对准Ｔｉ－ＳＡＬＩＣＩＤＥＬＤＤＮＭＯＳ器件及其Ｅ／ＤＭＯＳ３１级环形振荡器的研制，特性良好．     

NTT公司开发出用于CMOS的0．2μm技术

ＮＴＴ公司开发出用于ＣＭＯＳ的０．２μｍ技术日本电信电话（ＮＴＴ）公司已研制成为实现下一代ＬＳＩ的基本技术—超微细的ＣＭＯＳ电路。加工技术上，采用可代替紫外线的Ｘ线，现用０．２μｍ的工艺水平，已使器件做到小型化，速度可提高三倍，电压降低％，可用一节干...     

局部氧化的SiC器件的等平面隔离技术

本文提出了把大家熟悉的ＬＯＣＯＳ技术扩展到ＳｉＣ的可行性。为得到一种ＳｉＣ器件集成的最佳化等平面隔离技术，已在结构上鉴定了两种隔离工艺。     

0.18μm SOI工艺技术

最近 ,三菱电机公司开发出了一种具有高可靠性的 0 18μｍＳＯＩ工艺技术。通过这种技术 ,由ＣＭＯＳ器件实现 2 5Ｇｂ/ｓ的超高速通信用ＩＣ。而且 ,业已证实采用大容量ＳＲＡＭＴＥＧ (ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ :特性评价器件 )有可能实现大规模高速ＬＳＩ。1　局部沟槽隔离技术(ａ) 0 18μｍＳＯＩ技术的开发情况所谓的ＳＯＩ技术 ,就是在Ｓｉ基板的绝缘膜 (埋入氧化膜 )上形成单晶硅层 (ＳＯＩ层 )结构。与普通的Ｓｉ基板器件在基板上直接形成晶体管的情况相反 ,ＳＯＩ器件则是在薄的ＳＯＩ层上形成晶体管 ,由于可以缩小源 …     

用于亚微米CMOS的轻掺杂漏工艺

本文研究了轻掺杂漏工艺对器件特性的影响。优化了轻掺杂区离子注入的剂量和能量。优化的ＳｉＯ２侧墙ＬＤＤ工艺有效地抑制了短沟道效应。研制成功了沟道长度为０．５μｍ的ＣＭＯＳ２７级环振电路，门延迟为１７０ｎｓ．