基于IEEE Std 1500标准的SOC可测性设计研究

集成电路深亚微米制造技术和设计技术的迅速发展,使得基于IP核复用的SOC设计技术得到越来越广泛的应用,但由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难;IEEE为解决SOC的测试问题提出了嵌入式芯核测试标准IEEE Std 1500,致力于建立标准化的IP核供应商和用户之间的测试接口,简化核测试信息的复用;文章详细介绍了IEEE Std 1500标准的测试架构,使用方法和核测试描述语言CTL,同时给出标准中提出的SOC可测性设计方法。     

IP软核的测试技术研究

随着超大规模集成电路技术的不断发展,集成电路的集成度不断增加;片上系统(SOC)的规模越来越大,片上系统的设计就变得越来越复杂。开发IP核成为SOC的重要设计手段。同时,IP核的测试也对科研人员提出了新的挑战。本文重点描述了IP的测试技术,证明了文献[1]中给出的伪穷举法。并以可编程8255并行I/O接口芯片为例说明了使用伪穷举法进行了IP核校验的方法。     

基于遗传算法的IP核测试调度优化

测试调度能够很好的减少测试时间和降低测试成本.通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响.为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调度优化方案,寻求最短测试时间.通过对ISCAS标准电路组成的SOC进行仿真实验,验证了该方...     

SOC可测试性设计与测试技术

超深亚微米工艺和基于芯核的设计给芯片系统(system-on-a-chip,SOC)测试带来了新的问题．对SOC可测试性设计与测试技术的国际研究现状及进展进行了广泛而深入的综述．从芯核级综述了数字逻辑、模拟电路、存储器、处理器4类芯核的可测试性设计与测试技术,从系统级综述了测试激励、测试响应和测试访问机制等SOC测试资源的设计以及压缩／解压缩与测试调度等测试资源划分、优化技术,并介绍了2个标准化组织开展的SOC测试标准工作．最后,展望了SOC测试未来的发展方向．     

用内建自测试(BIST)方法测试IP核

近几年基于预定制模块IP(Intellectua lProperty)核的SoC(片上系统)技术得到快速发展，各种功能的IP核可以集成在一块芯片上．从而使得SoC的测试、IP核的验证以及IP核相关性的测试变得非常困难，传统的测试和验证方法难以胜任。本文通过曼彻斯特编码译码器IP核的设计、测试，介绍了广泛应用于IP核测试的方法一内建自测试fBuilt—In SeIf Test)方法，强调了面向IP测试的IP核设计有关方法。     

SOC测试访问机制

以复用为基础,通过测试访问机制(TAM,TestAccessMechanism)实现对深嵌在SOC(SystemOnChip)内部的IP核(In鄄tellectualProperty,知识产权模块)的测试,是解决SOC测试的根本方法。本文将介绍现有的几类典型的测试访问机制:(1)直接测试访问,(2)基于总线的测试访问机制,(3)基于透明模型的访问机制等。分析它们的特点,探讨面临的主要问题。     

使用SystemC设计UART IP核

IP核技术是系统芯片SOC设计中的一个重要部分，如何实现和利用IP核减小SOC设计的复杂度成为目前微电子设计中的热点。将UART通信技术核心功能设计成紧凑的IP核，易于应用在各种嵌入式环境。本文说明了如何使用SystemC语言工具设计该IP核。     

基于IEEE 1500的数字SOC测试系统的设计与实现

IEEE 1500为核供应者与核应用者提供接口,可有效实现测试电路复用。简要分析IEEE 1500标准,包括核测试壳Wrapper及核测试语言(CTL)两者的结构和特点;论述基于IEEE 1500的数字SOC测试系统的总体设计目标,设计了测试系统的软硬件体系结构,并构建了测试系统;通过DEMO电路测试验证,系统可正确实现扫描链完备性测试、核功能内测试及核互连测试,表明系统工作稳定,通用性强。     

一种基于核设计的SOC测试控制体系结构

随着集成电路复杂性的提高和SOC系统的出现,电路测试的难度也在不断增大,测试问题已经成为SOC设汁的瓶颈。在研究了现存的测试控制结构后提出了基于核设计的SOC测试控制结构,它以边界扫描控制体系为基础,融合多种测试控制方法,支持不同类型的IP核进行测试。从而解决了SOC测试中控制部分的一些问题。     

SoC可测性技术研究

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略.介绍了可测性设计技术常用的几种方法,从芯核级综述了数字逻辑模块、模拟电路、内存、处理器、第三方IP核等的测试问题,并对SoC可测性设计策略进行了探讨,最后展望了SoC测试未来的发展方向.     

基于量子进化算法的层次型SOC测试结构优化

以减少系统芯片SOC测试时间为目标,研究了层次型SOC的多层次TAM优化问题。根据嵌入式IP核的分类,将层次型SOC测试结构优化转变成了平铺型SOC测试结构优化,并建立了基于量子进化算法的数学模型。通过对群体的观测,决定IP核在测试访问机制上的分配以及当前群体中的最佳个体,实现了包含TAM-ed且wrapped的嵌入式核的层次型SOC测试结构优化。针对国际标准片上系统芯片验证表明,与GA、ILP和启发式算法相比,该算法能够获得更短的测试时间。     

基于SOPC的边界扫描测试控制器IP核设计

在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产生符合IEEE1149.1标准的测试信号控制被测边界扫描系统,进行各种边界扫描测试;该IP核的成功设计,为基于边界扫描的电子系统机内自测试系统的实现,奠定了坚实的应用基础。     

用遗传算法优化测试通路结构设计

嵌入核测试通路问题是片上系统设计中的重要问题，由于嵌入核与芯片的输入/输出管脚没有直接通路，因此需要设计专门的测试通路结构对它们进行测试，以减少测试时间，降低测试成本，提出一种基于遗传算法的优化算法来设计测试通路结构，并选取了两个假定的、比较复杂的片上系统作为例子，实验结果表明，文中算法搜索到全局最优解(或近似全局最优解)的能力优于现有的整数线性规划方法。     

用Verilog HDL进行FPGA设计的一些基本方法

随着FPGA技术和自动设计工具的进步．数字电子系统设计的方法正在发生变化。越来越多的工程师开始使用硬件描述语言和高级综合工具进行设计、Verilog HDL作为一种流行的硬件描述语言．在数字系统设计特别是FPGA设计中有着广泛的应用。本文主要介绍了用Verilog HDL进行FPGA设计和优化的一些实用方法．最后还介绍了IP核复用技术在FPGA设计中的应用。     

基于SOC测试的IEEE P1500

随着集成电路技术的飞速发展以及SOC系统的出现,电路的测试难度在不断增大,严重制约了SOC技术的发展,文中从SOC可测性设计出发全面介绍IEEEP1500,通过研究对比当前适用于SOC领域的测试方法,着重讨论了其在SOC测试方面应用的优点和不足。     

基于SOC技术设计可复用的异步串行通信接口IP核

基于SOC(system on chip)技术，利用VHDL语言设计开发具有奇偶校验功能、数据位和波特率可调的通用异步串行通信接口IP核。该IP核内置异步接收和发送模块，可直接提供给其它SOC系统设计者使用，减少SOC系统设计的工作量。