基于时域算法面积优化的RS解码器VLSI设计

在分析RS解码算法的基础上,使用便于VLSI实现和流水线设计的矢量运算对该算法进行了全新的剖析和推演,并依据所采用矢量法则的运算特征提出一种面积优化的RS解码器体系结构.通过流水线、部件复用、折叠以及共享电路等设计,该体系结构大大提高了解码器主要运算部件的复用率,降低了电路复杂度,删减了冗余电路,缩减了电路规模.基于该体系结构设计的RS(204,188)解码器规模约为27,000门,与同类设计相比电路规模可降低39%,其已集成到一款HDTV信道调制解调芯片中并在实际中得到应用.     

HDTV解码器组合分析与对比

也许被HDTV（High Definision TV，高清数字电视）养过眼的人，绝大部分都再也瞧不起DVD。这不仅让我感叹：“VCD诚可贵，DVO更值瞧，若为HDTV故，两者皆可抛”，毕竟，HDTV画质比它们高出500％以上，清澈明净的临场感令平常场景都焕发出夺目的光彩质感。为让大家能更好地了解HDTV，我们对HDTV的解码器组合进行了分析与对比推荐，希望能给你带来帮助。[编者按]     

DVB中高效BCH解码器的ASIC实现

介绍了数字电视广播(DVB)系统中BCH(762,752)解码器的设计及ASIC实现,提出了一种高效多功能的解码方法,并在XILINX公司的Viaex4器件上实现了验证.BCH解码器的系统级利用算法仿真对解码器作性能评估:采用VerilogHDL描述其硬件功能,对RTL级进行仿真、测试、一致性验证、综合和优化,解决了多时钟、亚稳态、毛刺以及测试覆盖率不全的问题.     

串行迭代结构在RS解码器设计中的应用

RS码解码算法中存在着大量的多项式间的运算。本文通过对这些运算进行相应的变换，将其转换成迭代的形式，并提出一种串行迭代结构来完成对变换后的表达式的实现。经FPGA验证表明，应用串行迭代结构实现的RS解码器减少了所需硬件资源，并获得了很好的纠错性能。     

高速可配置RS纠删解码器的VLSI设计

目前对可配置纠错与删除(纠删)解码器研究较少。为此,采用性能优异的RS编码方法,提出一种高速可配置RS纠删解码器的超大规模集成电路(VLSI)架构,并详述可配置纠删BM模块的构成。该架构通过折叠技术,使解码器在保证高速的前提下降低硬件复杂度。通过0.18 μm工艺和Design Complier工具综合测试结果表明,与同类解码器研究相比,该解码器在硬件复杂度吞吐率和可配置性方面,均具有较大优势。     

基于ST20TP4的HDTV信源解码器的软硬件实现

介绍了以ST20TP4为主控制芯片,控制Sti4600和Sti7000进行音、视频解码的HDTV信源解码器。ST20TP4同时还负责对前端或LVDS板输入的TS流进行解复用。重点阐明基于32bit微控制器的HDTV信源解码器的硬件设计和软件编程。     

高清晰度电视视频解码器的研制

介绍高清晰度电视视频解码器。本视频解码器可以对输入码率在６０Ｍｂ／ｓ以下的ＭＰＥＧ－２视频ＰＥＳ包进行实时解码。采用四片商用ＭＰＥＧ－２ＭＰ＠ＭＬ视频解码芯片作为主芯片，并行处理，从而缩短了开发周期，降低了开发费用并且获得较好的性能。详细讨论了该高清晰度电视视频解码器的硬件结构和实现方法。     

x264解码器的设计与实现

x264是基于H.264的免费开源的实用性视频编码参考软件,但其设计者没有给出相应的解码器,本文在软件平台上设计并实现了可以用于实时解码的x264解码器,经测试,解码速度可以达到H.264参考软件JM96解码器的6-10倍,满足了x264的实时解码需求.     

杜比定向逻辑环绕解码器—NJW1102简介

近年来,家庭影院已成为热门话题。一般认为VCD、大屏幕电视机加上环绕声音响即组成家庭影院,而实际上只有装有杜比定向逻辑环绕解码器的AV系统才可称为真正的家庭影院系统。随着半导体工艺技术的发展,杜比系统有很大的发展,由     

流水线结构RS(255,223)译码器的VLSI设计

ＲＳ码已经广泛应用于通信系统,计算机系统,存储介质,网络和数字电视中,以提高数据的可靠性;ＲＳ（２５５,２２３）码是美国航空航天局（ＮＡＳＡ）和欧洲空间站（ＥＳＡ０在深空卫星通信系统中所采用的标准外码。文中用Ｔｏｐ－ｄｏｗｎ设计方法完成了采用频域译码算法的ＲＳ（２５５,２２３）译码器的ＶＬＳＩ设计,提出了一个ＧＦ（２５６）上串行计算的流水线结构的２５５点ＩＦＦＴ,该结构的ＩＦＦＴ与译码器的其它模块     

An Efficient VLSI Architecture for Motion Compensation of AVS HDTV Decoder

In the part 2 of advanced Audio Video coding Standard （AVS-P2）, many efficient coding tools are adopted in motion compensation, such as new motion vector prediction, symmetric matching, quarter precision interpolation, etc. However, these new features enormously increase the computational complexity and the memory bandwidth requirement, which make motion compensation a difficult component in the implementation of the AVS HDTV decoder. This paper proposes an efficient motion compensation architecture for AVS-P2 video standard up to the Level 6.2 of the Jizhun Profile. It has a macroblock-level pipelined structure which consists of MV predictor unit, reference fetch unit and pixel interpolation unit. The proposed architecture exploits the parallelism in the AVS motion compensation algorithm to accelerate the speed of operations and uses the dedicated design to optimize the memory access. And it has been integrated in a prototype chip which is fabricated with TSMC 0.18-#m CMOS technology, and the experimental results show that this architecture can achieve the real time AVS-P2 decoding for the HDTV 1080i （1920 - 1088 4 ： 2 ： 0 60field/s） video. The efficient design can work at the frequency of 148.5MHz and the total gate count is about 225K.     

高速Viterbi译码器的VLSI设计与实现

在优化结构的基础上,实现了一种回溯长度为64的(2,1,7)高速Viterbi译码器.该译码器采用改进的加比选单元(ACS),降低了硬件复杂度,提高了时钟运行频率.改进的回溯单元采用了分块循环存储器,对数据读取结构进行改进,提高了译码器的数据吞吐率.基于SMIC0.18μmCMOS工艺,该译码器最高工作时钟频率可达180MHz,等效逻辑门约为28683门.经过验证比较,结果表明实现的高速Viterbi译码器在各个指标上如实现面积、回溯长度和约束长度比现有的各种方案有较大幅度的提高,因此该译码器在数字通信领域具有良好的应用前景如DTV和HDTV.     

高性能QC-LDPC码译码器的VLSI实现

基于改进的最小和（Min-Sum）译码算法,提出一种高速半并行准循环低密度奇偶校验（QC-LDPC）码译码器结构．设计了对数桶型移位器来传递数据,以降低译码器内部连线的复杂度;引入微指令控制技术,使译码器的硬件结构独立于具体的码率和码的规则性,可以在不改变硬件的情况下支持任意码率;采用动态功耗管理技术,译码器可以随信道好坏自动控制功耗．基于该结构实现了一个适合中国数字电视地面传输标准（GB20600-2006）系统的LDPC码译码器,在SMIC0．18μm标准CMOS工艺下综合,总面积仅为62万等效门,频率最高可达100MHz．     

低功耗并行LTE-Turbo译码器的VLSI结构设计及实现

针对3GPP LTE标准中的Turbo码,设计了一种基于最大后验概率算法的低功耗并行译码器.根据二次置换多项式交织器的整数数学特性,分解并行处理中每个译码器的交织地址为子码块地址和块内偏移地址,提出一种高效的递归计算子码块交织地址的算法,使得并行度可以为任意值,而不仅仅限于2的幂次;并依此设计了低复杂度的实时递归计算交织器的互连结构,以避免传统实现方法中对交织地址的存储,有效地简化了Turbo译码器本征信息处理的互连网络,减小了实现面积和功耗;最后从结构级进行优化设计,进一步减少面积和功耗.实验结果表明,在40nm的工艺下,约束工作电压为1.18V、时钟频率为282MHz,版图实现可以达到130Mb/s的吞吐量,且功耗仅为107mW,每次迭代能量效率为0.107nJ/bit.     

基于软硬件分区的AVS高清视频解码器结构

硬件的强大处理能力及软件的灵活性和可编程性,使得视频解码芯片的结构从硬件转向软硬件分区结构.作为新兴的标准,AVS视频标准对解码器的软硬件分区结构提出新的挑战.从AVS视频标准算法和实现复杂度入手,提出一种AVS高清视频解码器软硬件分区结构,实现满足基准档次6.0级别的AVS高清视频码流的实时解码,支持灵活的音视频同步、错误恢复、缓冲区管理和系统控制机制.已经在AVS101芯片上实现,硬件采用7阶宏块级同步流水,软件任务在RISC处理器上实现,可以在148.5MHz工作频率下对NTSC,PAL,720p(60f/s),直至1080i(60field/s)节目的实时解码显示.     

快速Reed—Solomon译码器IP软核设计研究

简单介绍了IP软核的概念。设计了Reed-Solomon译码器IP软核。利用Xilinx公司的Foundation Series 3．1i集成设计环境完成了对该RS译码器各种验证，并用XC9572PC84可编程逻辑芯片验证了该IP软核的正确性。     

高速低功耗维特比译码器的设计与实现

提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 ,可用于高速数字通信系统如DTV或HDTV等场合中     

VLSI中加法器的一种高效自测试设计

基于算术加法测试生成,提出了VLSI中加法器的一种自测试方案:加法器产生自身所需的所有测试矢量.通过优化测试矢量的初值改进这些测试矢量,提高了其故障侦查、定位能力.借助于测试矢量左移、逻辑与操作等方式对加法器自测试进行了设计.对8位、16位、32位行波、超前进位加法器的实验结果表明,该自测试能实现单、双固定型故障的完全测试,其单、双故障定位率分别达到了95.570%,72.656%以上.该自测试方案可实施真速测试且不会降低电路的原有性能,其测试时间与加法器长度无关.