可重构处理器的AVS高清解码探究

面向新型可重构处理器架构、动态配置、多任务调度和运行管理嵌入式高性能并行计算关键技术,提出了一种新的针对AVS(audio video coding standard)高清视频解码的实现方案.该方案是将AVS解码过程中的各种算法,映射到一个可重构处理器Remus(reconfigurable multimedia system)上,并通过仿真验证,在200MHz的工作频率下,实现了1080p的AVS高清码流实时解码(30f/s).基于可重构处理器的AVS解码实现方案,比目前市场上已存在的基于ASIC的多种高清解码方案具有更好的灵活性,而具体到解码过程中的典型算法,特别是循环计算,比现有的已提出的硬件加速器具有更好的加速性能.     

基于循环映射的可重构处理器设计

提出了一种适合循环任务执行的可重构处理器. 该处理器通过循环控制器实现循环的自动执行,并采用数据分发技术和不对称先进先出缓存（FIFO）技术,将可重构阵列内部数据传输效率提高8倍. 在现场可编程门阵列（FPGA）系统上验证了活动图像专家组 4的高等视频编码（H.264）中整数反离散余弦变换（IDCT）、运动估计及活动图像专家组 2（MPEG 2）中的IDCT等多种媒体核心算法. 相比于类似的结构,该可重构处理器在不增加阵列规模的情况下,性能平均提升35倍.     

可重构密码处理器设计思想探讨

本文探讨了可重构密码处理器的设计思想和体系结构设计方法，并证明了用这种处理器进行密码运算的灵活性和安全性。     

AVS去块效应滤波器的一种硬件优化设计

根据AVS标准中的环路滤波算法特点提出了一种用于AVS解码芯片的去块效应滤波模块设计方案.该设计采用片内RAM对滤波参考数据进行缓存,大大减少了SDRAM的带宽占用.同时,对存储结构进行了合理的安排,将前一个宏块滤波数据写入SDRAM的操作和当前宏块的滤波操作并行处理,加快了滤波处理速度.综合和仿真结果表明,该设计处理速度高,达到了实时解码的需求.     

基于FPGA的可重构视频编码器设计

针对现场可编程门阵列（FPGA）平台,提出可重构视频编码（RVC）的硬件实现方案.为提高系统吞吐量和功能单元（FU）的可重用及可扩性,提出分层的、多颗粒度并存的、可重用的功能单元设计方法;为重构的简单性及降低实现复杂度,提出在功能单元之间采用不同的存储结构作为数据连接方式.最终实现支持H.264/AVC和AVS的全I帧可重构视频编码器.结果表明,该编码器在Xilinx Virtex-5 330上能够分别实现H.264/AVC标准下25帧及AVS标准下37帧1 920×1 080视频的实时编码,比2个标准单独的设计实现代价降低了33%.     

基于FPGA的可重构硬件实现技术研究

依据可重构技术原理,探讨了基于FPGA的可重构硬件实现方法。在介绍目前路由器发展所面临问题的基础上,指出可重构路由器是解决这一问题的理想途径。首先简要介绍了可重构的发展历史以及在路由器中的应用,然后对FPGA的可编程原理和配置宾现做了详细介绍。最后提出了基于FPGA的硬件重构方法。     

可重构媒体处理器测试程序生成技术

可重构计算是媒体处理器的发展方向,功能测试是可重构媒体处理器设计中的一个难点。本文针对可重构媒体处理器的功能测试问题,提出了一套完整的测试程序生成方法,本方法采用遗传算法以提高测试程序覆盖率。本文所提出的方法已被应用到可重构媒体处理器的设计实践中。实验结果表明:本方法能够有效地生成测试程序,所生成的测试程序的覆盖率明显高于传统方法生成的随机测试程序的覆盖率。     

多路AVS+视频解码系统的设计

为更有效地保障数字电视系统的兼容性,数字电视监测系统需要能够解码国内市场上出现的各种标准的数字视频流.设计了基于海思Hi3716MV310的多路AVS+(Audio and decoding standard+)视频解码系统.分析了各种市场应用领域中存在的主流标准,选择了海思Hi3716mv310为解码芯片进行硬件和软件的设计;并在数字电视监测系统中进行多标准的视频流的解码.实验结果表明,该系统可成功解出多种标准的音视频码流,尤其是AVS+标准的码流,具有较高的应用价值.     

基于FPGA的可重构处理单元研究

面对大量差异化用户业务的规模化应用,定制处理器组成方式的柔性结构得到越来越多的关注。文章在FPGA的基础上提出了可重构路由器中核心处理单元的设计模型,它将应用分为多个处理组件,通过各处理组件之间的状态机,实现组件间对应的数据传输和控制。在此基础上,一部分的组件在空间上被映射为可重构单元,并且被组装为与各种状态对应的构件,同时还在Virtex FPGA上讨论了该模型的实现方案。     

高性能可重构DSP处理器的数据通路设计

介绍了高性能定点可重构DSP处理器的数据通路设计。该数据通路以功能强大的16位定点计算单元为基础,搭建起高速16位数据处理平台;并能以单指令流多数据流的方式灵活支持多维向量运算;通过重构的方法有效地支持了32位数据处理。     

媒体处理器视频哈夫曼解码快速算法

为了提高视频处理中哈夫曼解码的性能,从减少比特操作、提高处理器内存利用率的角度出发,设计了2种不同的数据结构进行哈夫曼码表的组织,提出了一种新的并行分步查表算法,对Ishii的并行查表法进行了改进.实验结果表明,采用新算法及其内存优化策略,以哈夫曼解码性能较少下降的代价,内存开销得到大幅降低.新算法比常用的分步查表算法的解码效率有较大提升,对MPEG系列、H.26X系列等视频压缩标准具有普适性.     

VSP中的变字长解码器设计研究

提出了视频信号处理器中的变长解码器核设计．采用基于PLA的并行算法,在PLA中存储了以编码码字为输入,码值和码长为输出的各个变长码真值表．用从PLA中查出的码长来控制桶形移位器的位移,实现每个周期解出一个码字．VLD采用了数据驱动原理,并在任务分配方面进行了调整,以适应VSP进行任务流水的总体要求．     

结合Trimedia处理器体系结构的视频编码效率优化

介绍了针对Trimedia多媒体处理器芯的硬件结构和特点,将H.263、MPEG4等视频编码算法移植到TM1302平台并进行大量的优化.实验结果表明,使用文中给出的优化算法,可以在TM1302上快速实现视频编码器,对于D1图像,实时编码速度不低于15帧/s,基本满足了视频实时编解码的要求.     

基于集群服务器的AVS视频编码并行化实现方法

首先探讨AVS视频编码的可并行性,然后给出一种基于集群服务器的AVS并行编码器设计和实现方法.该方法通过消息循环调度和在图像序列一级上的粗粒度数据划分,有效地降低了通讯代价,极大地提高了系统的并行度.实验结果表明:该系统在16节点(32个CPU)集群服务器上的加速比最高可达30.     

可重构媒体处理器配置信息优化生成技术

为降低可重构媒体处理器任务编译器设计中系统配置代价,有效提升配置信息的配置效率,提出了一种新的配置信息优化生成方法。该生成方法在对输入的数据流图进行独立子图搜索和子图同构判定得到各类子图的属性的基础上,对配置模板生成步骤增添约束来生成全等的配置模板以提升系统的配置性能。本文方法已被应用到可重构媒体处理器任务编译器的设计实践中。实验结果表明:本文方法能够有效地生成优化的配置信息,所生成的配置信息的配置性能明显优于传统贪婪方法生成的配置信息。     

AVS的SKIP和帧内模式快速选择的研究

AVS是我国拥有自主知识产权的数字音视频编码技术标准.AVS利用RDO进行模式的选择,计算所有模式的RDO,所需计算量庞大.本文提出一种提前判决SKIP模式和有选择的帧内预测的算法,可以有效减少模式数量.仿真结果表明,该方法保持原有的视频质量和比特率略有上升的情况下,能有效减少时间.