用D图变换法分析时序逻辑电路

一、引言一般时序逻辑电路的分析方法是利用触发器的激励方程,通过其特征方程式推导出电路的状志方程和电路的输出方程,然后再排出状态转移表和状态转换图[1][2]。总而言之,一般的分祈方法是代数方法。本文提出的D图变换分析法,作者认为可称之为时序电路(主要指同步电路)的图形分析法。     

巧用卡诺图设计多输出组合逻辑电路

本文通过实例说明逻辑卡诺图在设计多输出组合逻辑电路中的作用.旨在介绍逻辑卡诺图之间的相互关系,以提高广大读者用逻辑卡诺图化简逻辑函数的能力以及设计多输出组合逻辑电路的能力.     

时序逻辑电路失效分析

利用液晶热点定位和电压衬度像等技术手段,准确定位了一时序逻辑电路的失效部位,结合电路原理分析以及芯片版图,详细解释了器件失效模式与失效现象的关系,并对其失效原因进行了实验验证.结果显示,电压衬度技术可以直观地显示逻辑电路内部某点的逻辑状态,在失效定位以及失效模式确认方面起重要作用;时序逻辑电路失效后存在电势竞争现象,本失效案例表明,当电路中某点出现"1"和"0"的电势竞争时,该点表现为"1".     

复合卡诺图在多输出组合逻辑电路设计中的应用

为了使设计的多输出组合逻辑电路达到最简,运用复合卡诺图化简多输出函数,找出其各项的公共项,得到的表达式不一定是最简的,但是通过找公共项,使电路中尽量使用共用的逻辑门,从而减少电路整体的逻辑门,使电路简单。结果表明,利用复合卡诺图化简后设计出的电路更为简单。     

分析时序逻辑电路的快捷方法

分析时序电路在写出状态方程组之后,过去采用代入法列出状态表,对于有m个状态量的电路,有m×2~m个方程式待代入计算,而且“0”与“1”两个数码重复出现是枯燥的,易出现疲劳错漏,且难以校核.另外,所列的状态表往往按二进制排列,翻译成状态图或时序图查阅亦费力.     

用数字集成电路实现时序逻辑电路的功能

介绍了时序逻辑电路的概念以及用ＣＤ４０２８数字集成电路设计时序电路的实例。     

卡诺图法优化设计条件组合逻辑电路

阐述卡诺图优化设计具有约束条件组合逻辑电路诉原理和方法,并举例说明应用。     

卡诺图排列方法及在组合逻辑电路竞争冒险中的应用

卡诺图是组合逻辑电路设计和分析常用和有效的数学工具,既可以化简逻辑函数,也可以分析组合逻辑电路的竞争冒险。对于多输入变量的逻辑函数,要排列其卡诺图则不是易事。格雷码的相邻码之间只有1位不同,这与卡诺图的循环邻接有相同之处,因而可以利用格雷码快速排列多变量卡诺图。首先介绍二进制码转化为格雷码的方法并用C语言编程实现其码制转换,接着叙述用格雷码规律快速排列多变量卡诺图的方法,最后举例说明卡诺图在组合逻辑电路竞争冒险中的应用。     

异步时序逻辑电路分析方法的研究

首先对异步时序逻辑电路的特点和分类进行描述,接着从具体的操作步骤、结果的表现方式等方面结合具体实例阐述其一般的分析方法和新出现的分析方法:计算分析法和卡诺图分析法,并对计算分析法进行改进,以期能够更好地指导异步时序电路的分析。通过实例分别阐述3种分析方法,并进行对比,在保证分析结果的前提下,改进的计算分析法分析异步时序逻辑电路时不用考虑时钟信号,使分析变得简单;而卡诺图分析法使分析过程思路清晰,状态转换更加直观化。     

同步时序逻辑电路设计步骤研究

通过对时序逻辑电路设计部分教学过程的设计步骤分析研究,强化了原始状态的确定在设计过程中的重要性,在清晰设计思路,强化时序逻辑电路经典的设计方法的同时,补充了与实践应用相关的设计实例,完善了时序逻辑电路的设计步骤。     

异步时序逻辑电路的设计方法探讨

在传统的同步时序电路设计方法的基础上,提出了一种新的异步时序电路的设计方法。该方法直接从时序电路的时序波形图,获得触发器的触发脉冲;根据时钟信号作用下引起的状态转换,填写次态卡诺图。其特点是原理简单,易于理解,使设计更加直观清楚。     

Multisim在时序逻辑电路实验教学中的应用

以特殊十二进制计数器(数字钟里的时位)为例,结合Multisim设计了《数字逻辑》课程的时序逻辑电路的实验教学内容,通过Multisim仿真,让学生直观地观察逻辑电路运行时各个关键点的波形变化,加深了理解,同时也提高了实验的效果。     

基于可编程计数器的时序逻辑电路设计

介绍了基于MSI可编程计数器74LS161的时序逻辑电路设计技术,目的是探索MSI可编程计数器实现一般时序逻辑电路的扩展应用方法,即以计数器Q3,Q2,Q1,Q0端的代码组合表示时序逻辑电路的各个状态,由输入变量控制计数器的EP,ET及LD端,综合利用计数、置数、保持功能,使计数器的状态变化满足所要求的时序,用计数功能实现＂次态=现态＋1＂的二进制时序关系,用置数功能实现＂次态=预置数＂的非二进制时序关系,用保持功能实现＂次态=现态＂的自循环时序关系。所述方法的创新点是提出了MSI可编程计数器改变应用方向的逻辑修改方法。     

Proteus仿真在时序逻辑电路中的作用

文章将从用格雷码表示的六进制同步加法计数器的Proteus仿真电路结果显示入手,画出状态图,分析电路的功能,然后从时钟方程、输出方程、驱动方程、状态方程、状态转换真值表、状态图、时序图等七个方面进行理论分析,最后从电路不能自启动,对电路进行局部设计,实现了电路自启动的功能,Proteus仿真实验与理论融合一体。     

任意值数的时序逻辑电路设计

本文提出了一种值数可任意扩展的多值逻辑存贮单元——DYL多值D触发器。文中将二值时序电路设计方法推广到多值逻辑系统中,运用DYL电路的线性与或门和阈门以及多值D触发器,实现了任意值数的时序逻辑电路设计。     

第八讲 用Verilog-HDL做CPLD设计—时序逻辑电路的实现

在第七讲中，已经介绍了组合逻辑电路的实现。组合逻辑电路的特点是：在任意时刻，电路产生的稳定输出仅与当前时刻的输入有关。时序逻辑电路则与它不同，其特点是：在任意时刻电路产生的稳定输出不仅与当前时刻的输入有关，而且还与电路过去的输入有关。本讲中将介绍时序逻辑电路的实现。     

基于Multisim的时序逻辑电路设计与仿真

通过介绍Multisim软件的功能和特点,结合格雷玛计数器的设计实例,叙述了在Multisim软件平台进行时序逻辑电路的设计原理及构成方法,并利用软件对设计进行仿真。Multisim使传统的设计方式与EDA技术有机结合,为电子电路的设计与开发提供了一个新的平台。     

时序逻辑电路故障的一种检测方法

阐述了时序逻辑电路的故障检测序列集的生成和验证方法,说明了主要包括,状态描述,检测序列生成,模拟验证,其中检测序列集的生成和检测最为重要,只要得一经过检验的检测序列集,那么顺序地向待测电路施加检测序列,并逐次测量电路的响应,就可以达到电路故障检测的目的。     

一种设计同步时序逻辑电路的新方法

提出了一种设计同步时序逻辑电路的新方法。根据触发器 (FF)基本特性 ,可从电路的状态转换图上直接求得触发器置位、复位函数 ,进而确定触发器的激励方程。具体设计实例表明该方法简捷、高效 ,设计电路功能正确