提高路由器性能的排队方法

文简单介绍了路由器的体系结构,以及数据交换的路径和方法。并且以ＣＩＳＣＯ公司路由器为例,介绍端口采用的排队模型。针对于阻塞状态,提出了一种可以提高性能的排队模型。     

线速数据包输入处理技术

随着因特网的高速发展，因特网主干需要具备多业务能力的G位，甚至T位路由器，这就使得数据包输入处理成为主干路由器的瓶颈，线速数据包输入处理不仅对因特网主干路由器有重要意义，同时还可以应用在多层交换机，高速防火墙，高速入侵检测系统中，综合了近年来数据包输入处理的最新研究进展，详细分析了线速数据包输入处理的关键问题和解决方案，最后，指出了该领域需要进一步研究的问题。     

路由器可扩展技术研究

针对目前网络对于路由器可扩展性的需求,详细介绍了与路由器可扩展性相关的几种关键技术。主要包括路由器交换容量扩展技术、路由器交换端口速率扩展技术、多协议高速转发可扩展技术等,深入分析这些技术的特点,并提出路由器交换容量、交换端口数目、端口速率以及多协议高速转发扩展的实现方案。     

速度为王——路由器技术发展展望

随着网上业务种类、业务量、用户数的迅猛发展,原有路由器在很多方面已经不能满足现在通信的需要,市场呼唤高速高性能路由器的出场。为了跟上 Internet时代的脚步,通信运营公司不断追求通过 IP、WDM、SONET、ATM 等技术构筑新一代的超高速网络.高速高性能路由器是下一代高速网络的核心.自1997年第一个吉比特级的路由器面世以来,高速高性能路由器迅速成为倍受瞩目的热点。下面是高速路由器主要技术发展特点综述。硬件革命推动高速路由器发展路由器的基本结构包括背板、转发判断、输出链路调度、转发路由表管理等几部分,其核心是背板设备。     

多协议路由器的排队模型及仿真

本文介绍了一种用于异种网互连的多协议、多接口路由器（Ｍｕｌｔｉ－Ｐｒｏｔｏｃｏｌ Ｒｏｕｔｅｒ,以下简称ＭＰＲ的软件体系结构。根据ＭＰＲ对到达数据分组的过程处理建立了排队模型,并提出了一种基本的服务策略：不完全循环服务法,给出了在此服务策略下的ＭＰＲ性能分析,包括分组在输入队列中排队时延的表达式以及计算机仿真结果。     

高速IP路由器中输入排队调度算法综述

高速IP路由器一般采用基于定长信元的交换结构,其可扩展性和性能分别受排队策略和调度算法的影响.基于输入排队策略的路由器具有良好的可扩展性,但需要一个有效的调度算法的支持,才能保证吞吐率和延迟等性能.主要讨论输入排队调度算法,将现有的调度算法分为4类:最大(无权重)匹配、最大权重匹配、稳定婚姻匹配和确定型调度.对每一类算法,从技术特点和性能指标两个方面进行比较和分析.最后给出了输入排队调度算法的发展趋势.     

高速路由器设计方案研究

千兆级的高端路由器成为近两年路由器研究的热点,讨论了路由器的背板结构、交通方式、阻塞问题及路由表查找算法等设计路由器时所要考虑的关键问题,对相关的技术进行比较和选择,并给出了一个交换式高速路由器的设计方案。     

基于混合式体系结构的高速边缘路由器安全数据库的研究与实现

随着计算机网络技术的发展,对网络系统的高可靠性和高可用性提出了较高的要求,并使得网络核心设备的安全研究成为网络技术发展的热点。路由器作为网络传输的重要设备,是网络安全设计和实施的重点。高速边缘路由器作为骨干网和互联网/内部网之间的高速接入设备,在网络安全的研究中具有重要的意义。高速边缘路由器中的安全数据库管理包含了对安全策略的管理和对安全关联的管理,它的体系结构的合理性和高效性是制约高速边缘路由器系统性能的重要因素。目前,安全数据库系统普遍采用集中式体系结构完成对安全策略和安全关联数据的管理,在系统的并行性、灵活性和访问效率方面都存在着较大的缺陷;分布式管理则由于各分布子系统间的一致性维护问题在高速边缘路由器中被充分放大而无法满足高速边缘路由器的设计要求。论文基于ForCES协议框架提出了一种高速边缘路由器的体系结构CeDita,并详细分析了基于该体系结构的安全数据库混合式管理模型SDM。该模型综合了集中式管理的视图统一、操作简单等特点以及分布式管理的本地访问特点,具有较强的并行性、可扩展性和高效性,是一种适于路由器实现的高效的数据库管理模型。     

基于空间分解的数据包分类技术

随着因特网的高速发展,数据包输入处理成为主干路由器的瓶颈,线速数据包输入处理对高速防火墙的研发也有重要意义。文章提出了一个二维数据包分类算法,通过对前缀过滤器特点的观察,设计了基于面积的四叉树(AQT)的构建过程和构建算法,使得算法在不降低性能的同时,更为简单,而且易于硬件的实施。     

高速边缘路由器安全数据库的研究与实现

随着计算机网络技术的发展，对网络核心设备的安全研究成为发展的热点。高速边缘路由器是骨干网和互联网/内部网之间的高速接入设备，在网络安全的研究中具有重要的意义。高速边缘路由器中的安全数据库管理包含了对安全策略的管理和对安全关联的管理，它的合理性和高效性是制约高速边缘路由器系统性能的重要因素。目前，安全数据库系统普遍采用集中式体系结构完成对安全策略和安全关联数据的管理，在系统的并行性、灵活性和访问效率方面都存在着较大的缺陷；分布式管理则由于各分布子系统间的一致性维护问题在高速边缘路由器中被充分放大而无法满足高速边缘路由器的设计要求。本文基于ForCES协议框架提出了一种高速边缘路由器的体系结构CeDita，并详细分析了基于该体系结构的安全数据库混合式管理模型SDM的特点。该模型综合了集中式管理的视图统一、操作简单等特点以及分布式管理的本地访问特点，具有较强的并行性、可扩展性和高效性，是一种适于路由器实现的高效的数据库管理模型。     

线路速率缓存的重端口交换机方案及行为分析

伴随着世界经济的快速发展,我国国内的经济形势也在日新月异的发生着变化,而网络的出现和更新更是无时无刻不在影响着我们的生活,同时,人们对网络存在的要求也逐渐变得更高.在因特网中的交换机,也就是所说的路由器现如今面临着两种挑战,一种是高交换速率的挑战,一种是联网服务质量（QOS）的挑战.高交换速率的挑战需要交换机/路由器尽可能的通过链路速率进行工作,联网服务质量（QOS）需要要求交换机/路由器可以完全仿效输出队列（OQ/outputqueuing）交换机的方式行为.到目前为止,联合输入输出队列（CIOQ/combined input-output queuing）的设计方案与交换机/路由器的不同,它需要交换机/路由器的内部速率加速到原有的2倍.为了满足这种技术的要求,重端口交换机（DPS/duplicated ports switch）的并行技术设计方案应运而生.这套方案有效证明了仿照交换机输出队列（OQ）的行为,以2为端口重数的必要充分性,并且这套方案的使用交换机/路由器可以工作在输入链路速率上,它的行为同交换机/路由器（OQ）的行为是等价的.     

An analytical model for Network-on-Chip with finite input buffer

An analytical model is proposed for input buffer router architecture Network-on-Chip (NoC) with finite size buffers. The model is developed based on M/G/1/K queuing theory and takes into consideration the restriction of buffer sizes in NoC. It analyzes the packet’s sojourn time in each buffer and calculates the packets average latency in NoC The validity of the model is verified through simulation. By comparing our analytical outcomes to the simulation results, we show that the proposed model successfully captures the performance characteristics of NoC, which provides an efficient performance analysis tool for NoC design.     

基于输入排队的高速交换调度算法研究

高速交换网络一般采用基于定长信元的交换结构,其性能决定于排队策略和信元调度算法.输入排队策略只有和一个有效的调度算法相结合,才能保证交换结构具有良好的吞吐率和时延等性能.主要阐述了基于VOQ的最大数量匹配算法,最大权重匹配算法,稳定结合算法,神经网络算法等输入排队调度算法,分别从技术特点,性能指标和实现复杂度等多个方面进行比较和分析.分析了分布式和集中式两大类调度算法的工作方式,并根据各类算法的特点提出,神经网络算法可以通过定义其优先级函数实现其余各类算法.     

ECO–ALOC: Energy-efficient resource allocation for cluster-based software routers

In this paper, we explore the use of cluster-based software routers as a way to share hardware resources, reduce costs, and save energy. We propose ECO–ALOC, an energy-efficient resource allocation mechanism that reconfigures the router according to the traffic demands using two modules. The first module provides fine-grained energy consumption control by switching CPU operation frequencies among three special frequencies. The second module provides long-term power savings by using virtual router migration to consolidate the load and shut idle servers down. We simulate a cluster-based software router using real traffic traces to evaluate our proposal. Results show that ECO–ALOC provides power savings of up to 93% depending on the cluster load scenario.     

A single-cycle output buffered router with layered switching for Networks-on-Chips

We present a single-cycle output buffered router based on layered switching for networks on chips (NoCs). Different from state-of-the-art NoC routers, the router has three important characteristics: (1) It employs layered switching, which implements wormhole on top of virtual cut-through (VCT) switching; (2) In contrast to input buffered architectures, it adopts an output buffered architecture; (3) It is single cycle, meaning that the router pipeline takes only one cycle for all flits. Experimental results show that the router achieves up to 80% of ideal network throughput under uniform random traffic pattern. Compared with wormhole switching, layered switching achieves up to 36.9% latency reduction for 12-flit packets under uniform random traffic with an injection rate of 0.5 flit/cycle/node. Under 65 nm technology synthesized results show that its critical path has only 20 logic gates, and it reduces 11% area compared to the input virtual-channel router with the same buffer capacity.     

路由器队列管理机制

端端服务质量的提供涉及端主机和路由器,主要讨论路由器的队列管理机制,包括缓冲管理,分组缓冲管理、分组调度、标记技巧等,讨论了主动队列机制及当前的研究动态,分析了支持区分服务的队列机制。     

An accurate and highly-efficient performance evaluation approach based on queuing model for on-chip network

An accurate and highly-efficient analysis approach is crucial for a designer to evaluate the performance of on-chip networks. To this end, the novel M/G/1/N queuing models that capture various blocking phenomenon of the wormhole switching router are presented to compute the average waiting time accurately. With the M/G/1/N queuing models, this paper then presents the performance analysis algorithm to estimate some key metrics in terms of packet latency, buffer utilization, etc. The comparisons with SystemC simulated results show that the proposed approach with mean errors of 6.9% and 7.8% achieves the speedups of 117 and 101 for single-channel and multi-channel routers respectively. In our design methodology, this approach can direct NoC synthesis process effectively and then can be applied to multi-objective optimizations conveniently to find the best mappings.     

A High-Throughput Distributed Shared-Buffer NoC Router

Microarchitectural configurations of buffers in routers have a significant impact on the overall performance of an on-chip network (NoC). This buffering can be at the inputs or the outputs of a router, corresponding to an input-buffered router (IBR) or an output-buffered router (OBR). OBRs are attractive because they have higher throughput and lower queuing delays under high loads than IBRs. However, a direct implementation of OBRs requires a router speedup equal to the number of ports, making such a design prohibitive given the aggressive clocking and power budgets of most NoC applications. In this letter, we propose a new router design that aims to emulate an OBR practically based on a distributed shared-buffer (DSB) router architecture. We introduce innovations to address the unique constraints of NoCs, including efficient pipelining and novel flow control. Our DSB design can achieve significantly higher bandwidth at saturation, with an improvement of up to 20% when compared to a state-of-the-art pipelined IBR with the same amount of buffering, and our proposed microarchitecture can achieve up to 94% of the ideal saturation throughput.     

高速IP网中T比特路由器的实现机制及关键技术

随着IP网络的飞速发展,T比特级路由器将成为下一代网络的核心设备。论文主要研究了T比特路由器的实现架构,以及交换结构和转发处理等关键技术。提出两种T比特路由器的实现架构,详细讨论了Crossbar和3D-Torus两种T级交换结构,并分别研究了ASIC和网络处理器的转发处理方案。