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介绍了几种主要的VLSI可测性设计技术,如内部扫描法、内建自测试法和边界扫描法等,论述如何综合利用这些方法解决SOC内数字逻辑模块、微处理器、存储器、模拟模块、第三方IP核等的测试问题,并对SOC的可测性设计策略进行了探讨. 相似文献
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本文针对固定管脚芯片可测性设计中测试向量庞大和测试时间过长问题,提出了一种有效的压缩可测性设计,改进了传统并行扫描测试设计。该设计方法在SMIC 0.18μm工艺下一款电力载波通信芯片设计中验证,仿真结果表明压缩扫描可测性设计能有效减少测试向量数目,从而减小芯片测试时间。 相似文献
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为了解决内部结构日益复杂的片上网络系统故障测试的问题,在研究3×3 2D-Mesh体系结构的NoC系统、边界扫描测试技术和资源节点故障类型的基础上,以FPGA为核心器件设计边界扫描测试系统。完成了数据采集、频率计、放大器、SRAM、IEEE1500 Wrapper等资源节点电路以及资源节点边界扫描链路的接口电路设计,并利用测试软件、信号发生器、万用表和数字示波器,通过边界扫描链路完成对整个硬件设计的测试。测试结果表明该设计性能稳定,为研究NoC系统的边界扫描测试技术提供了硬件平台。 相似文献
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高频锁相环的可测性设计 总被引:1,自引:1,他引:0
文章针对一款应用于大规模数字集成电路的CMOS高频锁相环进行了可测性设计,详细讨论了最高输出频率、输出频率范围和锁定时间等参数的测试.分别给出了边界扫描测试和分频器测试两种测试方案,并对两种方案进行了比较,指出了各自的适用范围.对于选用的边界扫描方法,给出了详尽的测试电路图,并进行了电路仿真,仿真结果表明该方法有效可行. 相似文献
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集成电路(IC)的迅猛发展促进了测试技术的研究和发展,支持IEEE1149.1标准的边界扫描芯片的广泛应用,使得边界扫描测试技术日益被重视。Tcl语言是一种简明、高效、移植性强的语言,它与边界扫描技术的结合,扩展了芯片测试技术的应用,使得IC的测试更加灵活。本文以DualSRAM的测试设计为例,介绍了以边界扫描技术为基础的Tcl语言的应用,同时根据测试开发中遇到的问题,提出了一些可测性设计(DFT)的建议。 相似文献
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高频锁相环的可测性设计 总被引:1,自引:1,他引:0
边界扫描是数字电路常用的测试技术,基于IEEE1149.1标准的边界扫描技术对一款CMOS高频锁相环进行了可测性设计,该锁相环最高工作频率达GHz。详细讨论了最高输出频率、输出频率范围和锁定时间参数的测试方案,给出了详细的测试电路和测试方法。对应用该测试方案的锁相环电路增加测试电路前后的电路网表进行了Hspice仿真,仿真结果证明该方法能有效测量锁相环的参数,并且对原锁相环电路的功能影响很小。该测试方法可广泛用于高频锁相环的性能评测和生产测试。 相似文献
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本文针对一款应用于大规模集成电路的CMOS高频锁相环,基于边界扫描技术进行了可测性设计。详细讨论了最高输出频率、输出频率范围和锁定时间参数的测试,给出了详细的测试电路和测试方法,仿真结果表明该方法有效可行。 相似文献
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Structural and Electrical Characters of Ba0.6Sr0.4TiO3/La0.5Sr0.5CoO3 Thin Films by Plus Laser Deposition
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Epitaxial Ba0.6Sr0.4TiO3 (BST) thin films were deposited on LaAlO3 (LAO) substrates with the conductive metallic oxide La0.5Sr0.5CoO3 (LSCO) film as a bottom electrode by pulsed laser deposition (PLD). X-ray diffraction ~2 and Ф scan showed that the epitaxial relationship of BST/LSCO/LAO was [001] BST//[001] LSCO//[001] LAO. The atomic force microscope (AFM) revealed a smooth and crack-free surface of BST films on LSCO-coated LAO substrate with the average grain size of 120 nm and the RMS of 1.564 nm for BST films. Pt/BST/LSCO capacitor was fabricated to perform CapacitanceVoltage measurement indicating good insulating characteristics. For epitaxial BST film, the dielectric constant and dielectric loss were determined as 471 and 0.03, respectively. The tunabilty was 79.59% and the leakage current was 2.6310-7 A/cm2 under an applied filed of 200 kV/cm. Furthermore, it was found that epitaxial BST (60/40) films demonstrate well-behaved ferroelectric properties with the remnate polarization of 6.085 C/cm2 and the coercive field of 72 kV/cm. The different electric properties from bulk BST (60/40) materials with intrinsic paraelectric characteristic are attributed to the interface effects. 相似文献
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Boundary scan test,test methodology,and fault modeling 总被引:1,自引:0,他引:1
The test technique called boundary scan test (BST) offers new opportunities in testing but confronts users with new problems too. The implementation of BST in a chip has become an IEEE standard and users on board level are the next group to begin thinking about using the new possibilities. This article addresses some of the questions about changes in board-level testing and fault diagnosis. The fault model itself is also affected by using BST. Trivial items are extended with more sophisticated details in order to complete the fault model. Finally, BST appears to be a test technique that offers a high degree of detectability on board level, but for diagnosis, some additional effort has to be made. 相似文献
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基于IEEE 1149.1标准制定的边界扫描技术能够对复杂电路进行测试,并诊断出硬件问题。首先介绍了边界扫描测试电路的基本结构,针对基于边界扫描的大规模集成电路的特点,论述了为提高电路板的可测试性而采用边界扫描技术进行设计时应注意的一些基本要点,另外,还给出了能够获得良好测试性设计效果的边界扫描电路的设计方案。 相似文献
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基于边界扫描的非完全BS电路板测试诊断技术 总被引:2,自引:1,他引:2
由BS器件和非BS器件组装的非完全BS电路板仍将在今后相当长时间内广泛存在,如何对它们应用边界扫描测试是板级边界扫描测试技术需要研究的关键问题.本文从非完全BS电路板的测试性优化设计入手,举例说明了基于边界扫描的非完全BS电路板测试诊断技术的原理和过程. 相似文献
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根据IEEE1149.X标准和VXI总线规范,采用EDA技术对VXI边界扫描模块的接口电路进行了研究和设计,通过仿真和实际测试验证了设计的正确性,很好地将VXI总线技术和边界扫描技术融合在一起,成功研制了一种符合IEEE1149.X标准的C尺寸VXI边界扫描模块。在VXI总线测试领域拓展了边界扫描测试功能,不增加测试系统的成本和复杂性,解决了VXI总线应用领域集成电路的测试问题。 相似文献
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边界扫描技术是一种重要的可测试性设计(DFT)技术,该技术不仅可以测试芯片或PCB之间的管脚连接是否存在故障,还可以测试芯片的逻辑功能。JTAG标准是该技术的相关协议。以JTAG标准为基础,结合一款新型电流模A/D转换器的测试需求,提出了一种基于JTAG标准的扫描测试结构,完成对电流模A/D转换器的参数测试。 相似文献
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本文介绍了一款基于65nm工艺的数字处理芯片的可测性设计,采用了边界扫描测试,存储器内建自测试和内部扫描测试技术。这些测试技术的使用为该芯片提供了方便可靠的测试方案,实验结果表明该设计的测试覆盖率符合工程应用要求。 相似文献