GaAs pHEMT与Si CMOS异质集成的研究

基于圆片级外延层转移技术,将完成GaAs pHEMT有源器件加工的外延层从原有衬底上完整地剥离下来并转移到完成工艺加工的Si CMOS圆片上,基于开发的异类器件互联以及异类器件单片集成电路设计等一系列关键技术,进行了GaAs pHEMT与Si CMOS异质集成单片电路的工艺加工。研制的GaAs pHEMT与Si CMOS异质集成单片数字控制开关电路与传统的GaAs pHEMT单片电路相比,芯片面积减小15%。     

在MBE生长的SI—GaAs衬底上单片集成AlGaAs/GaAs多量子阱激光器和GaAs金属—半导体场效应晶体理

近年来,在同一衬底上单片集成光电子器件的研究相当活跃,现已报导的一些光电子集成电路(OEIC),大多采用液相外延(LPE)生长多层结构。日本富士通的T.Sanade等人报导了在MBE生长的SI—GaAs衬底上的AlGaAs/GaAs多量子阱(MQW)LD和GaAsMESFET的单片集成。由MQW激光器和两只MESFET组成的集成结构如图1所示。所有外延层均用MBE法在(100)SI—GaAs衬底上生长。MBE生长分别进行三次,即n~+-GaAs接触层,激光器结构和FET层。生长激光器结构时,衬底温度为710℃。沟槽腐蚀后,先在SI—GaAs衬底上生     

GaAs/氟化物/Si结构的MESFET

<正> 在1988年国际固体器件和材料会议上,日本东京工学院报导了用GaAs/(Ca,Sr)F_2/CaF2/Si制作MESFET。具体过程为;Si(100)片化学清洗并在UHF容器830℃加热30分,在清洁衬底上550℃下外延生长200nm厚的CaF_2,再在CaF_2层上500℃下生长100nm厚的Ca_xSr_(1-x)F_2(x=0.5)层,然后用MBE生长GaAs层。生长时使用二次生长法(450～580℃),即生长1.3μm厚的非掺杂缓冲层和0.2μm厚的掺Si有源层。在完成了材料生长后用通常工艺     

两步生长和直接生长GaAs/Si单晶薄膜的比较

报道了采用热壁外延(HWE)技术,在(100),(111)和(211)三种典型Si表面通过两步生长和直接生长法制备GaAs单晶薄膜,经过拉曼光谱、霍尔测试和荧光光谱分析比较,得出结论:(1)相同取向Si衬底,两步生长法制备的GaAs薄膜结晶质量比直接生长法制备的GaAs薄膜的要好;(2)采用HWE技术在Si上异质外延GaAs薄膜,其表面缓冲层的生长是降低位错、提高外延质量的基础;(3)不同取向Si衬底对GaAs外延层结晶质量有影响, (211)面外延的GaAs薄膜质量最好,(100)面次之,(111)面最差.     

基于外延层转移的GaAs PIN与Si异构集成技术

<正>南京电子器件研究所采用外延层转移技术在国内率先开展了晶体管级异构集成方面的研究,并于2013年突破了超薄外延层的剥离技术、异质圆片的键合技术等异构集成关键技术,成功地将3μm厚的76.2 mm(3英寸)GaAs外延层薄膜完整地剥离并转移到Si衬底上(如图1所示),并进行了Si基GaAs PIN二极管的制备。测试表明,Si基GaAs PIN二极管性能与GaAs基PIN二极管性能相比没有发生退化(如图2所示),且具有较好的片内一致性(如图3所示),这说明整套外延层转移工艺并未对外延层的质量产生影响。     

砷化镓多层外延及其在场效应晶体管上的应用

用三个料瓶的 Ga-AsCl_3-H_2外延系统,在掺铬 GaAs 半绝缘衬底上成功地连续生长了缓冲层(n~-)、有源层(n)的 GaAs 外延结构。缓冲层(n~-)的室温迁移率在6000厘米~2/伏·秒左右,有源层的室温迁移率在4500厘米~2/伏·秒左右。用这种结构的外延片制备的 GaAs 低噪声场效应晶体管,在6千兆赫下,噪声系数(N_F)可达2.7分贝,增益可达9分贝;在12千兆赫下,N_F 为3.68分贝,增益为4.8分贝;制备的功率器件,在6千兆赫下输出功率可达550毫瓦,增益4分贝左右。使用这种系统还试验生长了欧姆接触层(n~+)-有源层(n)-缓冲层(n~-)结构的外延材料,在器件制备上已初步看到 n~+-n-n~-结构比 n-n~-结构有更好的效果。     

用于场效应晶体管的砷化镓的氢化物汽相外延生长

利用氢化物的汽相外延技术(AsH_3+HCl+Ga+H_2)生长了适宜制备金属半导体场效应晶体管的GaAs外延材料。外延材料的性质和由这种材料制备的场效应晶体管的特性同液相外延技术及比较通用的AsCl_3汽相外延生长技术所得的相类似。在面积约为6.5厘米~2的衬底上,外延层薄层电阻的均匀性约为5％(对平均值的偏离)。建立了一种生长缓冲层的新技术。实验发现,将NH_3掺入AsH_3的气流时,可以使4～9×10~(15)厘米~(-3)的本底杂质浓度降低到小于10~(14)厘米~(-3)。通过调制生长时的气体流量,在一次工艺生长流程内制备了较复杂的n~+/n/缓冲层结构。     

最高振荡频率f_(max)≥40GHz的异质结双极晶体管

据报导,日本电电通讯研究所试制成一种f_(max)可达40GHz以上的异质结双极晶体管.这种双极晶体管的结构是:采用分子束外延法形成5层结构,即n~+GaAs-NAlGaAs-P~+GaAs-nGaAs-n~+GaAs.形成这5层之后,进行Si_3N_4掩模,并通过腐蚀露出P~+GaAs的表面,再形成基区电极.接着,通过腐蚀电极金属,露出发射极,并形成发射极和集电极.器件的电流增益为20dB,高频特性的测量结果是:f_(max)=14GHz,通过改善发射极电阻,f_(max)可以达到40GHz以上.     

砷化镓中的锡扩散

一、序言砷化镓中的 n 型杂质,已知的有 T_e、S、Si、Sn 等。在制作器件的时候,n 或 n~ 层几乎都是采用外延生长法形成的。这是因为外延生长比扩散法温度低,并且可以制得优质的单晶(在300°K 下,μ=7000～8000厘米~2/伏秒,n=10~(14)～10~(15)厘米~(-3))。然而,在外延生长法中,用目前的技术要把 GaAs 外延层厚度控制为1～2μ重复性相当差。对单晶的要求不太严格时,用扩散法制备很薄的 n~ 层是很有效的。有关 GaAs 中扩散的报告,谈的几乎都是 p 型杂质 Zn 的扩散。之所以致力研究 Zn扩散,是因为它可以在外延生长温度或更低的温度下进行。而用外延生长法很难制得优     

硅上GaAs技术

随着材料质量的不断改进,最近研制出一种特别适合于集成光电子学的廉价衬底。众所周知,GaAs和Si相比,前者的光学和速度特性都优于后者,但它的热性能、绝缘性能及脆性都不如硅好。这种新研制的Si上GaAs则是集这种材料的特性于一体,深受广大制造者和用户的青睐。本文就目前世界上对Si上GaAs的研制工作作了概述,并对目前存在的工艺问题如晶格失配及减小位错密度的问题进行了讨论。实验证明采用MBE和MOCVD在Si上直接制作GaAs,其工艺简单,生长效果好。目前在Si(100)上制作的GaAs,其位错密度只有10~6/cm~2(要求值为10~4/cm~2)。预计Si上GaAs将是未来GaAs市场上的佼佼者。     

美TI公司制出Si上GaAs发光二极管

<正>美国《Semiconductor International》1992年第3期报道了美国德克萨斯仪器公司中心研究实验室首次研制成功采用8个GaAs发光二极管矩阵和硅3比特CMOS译码器的集成电路。该电路用单个5伏电池供电。GaAs发光二极管制作在硅衬底上。这种GaAs发光二极管矩阵和硅CMOS逻辑的单片集成可作为低价格、高速度光输入—输出或者光耦合平行处理系统,用于未来的计算机系统中。该电路以P型硅为衬底,单晶的取向为偏(011)方向3°,以改善GaAs器件的性能。CMOS是用该公司2μm栅工艺制作。GaAs发光二极管是用通常的两步MBE生长方法     

Si~+注入GaAs红外快速退火实验研究

本文研究了GaAs MESFET有源层和n~+层Si~+注入的红外快速退火行为。用该技术获得的有源层和n~+层的载流子浓度与迁移率分别为1～2×10~(17)cm~3和3000～3500cm~2/V·s以及1～2×10~(18)cm~(-3)和1500cm~2/V·s,制成的单栅FET每毫米栅宽跨导为120mS,在4GHz下,NF=1.1dBGa=12.5dB。实验证实了快速退火比常规炉子热退火具有注入杂质再分布效应弱和对衬底材料热稳定性要求低的优点。对两种退火的差别在文中也作了讨论。     

硅衬底上分子束外延高性能平面GaAS/A1_(0.3)Ga_(0.7)As肖特基势垒光探测器

<正>Si衬底上生长GaAs器件一直受到人们的重视,但过去si上生长GaAs光探测器的性能并不理想。1991年12月《Electronics Letters》报道了美国佛罗里达大学和德克萨斯仪器公司研制的性能优良的平面肖特基势垒光探测器。 器件用分子束外延生长技术制造。先在P—Si(001)取向衬底上生长GaAs缓冲层,然后再     

GaAs pHEMT外延层转移技术研究

<正>随着化合物半导体技术日益成熟,利用晶体管级异构集成技术在同一芯片内实现Si CMOS与化合物半导体的集成以获得最佳的电路/系统性能,既是技术发展的内在需求也是后摩尔时代的必然趋势。南京电子器件研究所开展了基于外延层转移技术的晶体管级异构集成方面的研究,在国内首次将1.5|im厚的76.2 mm(3英寸)GaAs pHEMT外延层薄膜完整地剥离并转移到Si衬底上(如图1所示),     

冲电气公司开发InP/Si生长技术

<正> 由于InP和Si的晶格常数相差达8％(GaAs与Si为4％)之多,所以直接在Si片上生长高质量的InP是非常困难的。为了解决这个难题,日本冲电气公司通过采用如下两种途径,采用CVD技术实现了晶体生长,即(1)将Si和InP之间的缓冲层作成InP(20nm)/GaAs(20nm)这样的两层结构;(2)将生长前的洁净处理问题从过去的950℃提高到1030℃。通过采用这种技术,能够获得4～8英寸的InP     

用于双栅FET的n~+-n-n~-GaAs多层外延生长

采用Ga/AsCl_3/H_2体系,用SnCl_4作掺杂剂,已生长了用于双栅FET的n~+-n-n~-多层外延材料.在一次外延生长中连续生长的n~+-n-n~-多层外延材料的外延层厚度和载流子浓度的均匀性良好.用该材料制作的双栅FET的微波特性也有明显改善.在2GHz和8GHz下,NF分别为0.9dB和2.8dB,相关增益G_a分别为15.5dB和18dB.     

Si衬底上MBE GaAs MESFET与IC制备

叙述在MBE(分子束外延)GaAs/Si材料上制作GaAs MESFET与Ic的研究。考虑到GaAsIC与Si IC单片集成的需要,采用了Ti/TiW/Au肖特基金属化和Ni/AuGe/Ni/Au欧姆接触金属化,层间介质采用等离子增强淀积氮化硅和聚酰亚胺复合材料。在该工艺基础上,制备了性能良好的GaAs/Si MESFET与IC。     

GaAs分子束外延中硅阶梯掺杂优化及C2V测量

以硅作为砷化镓分子束外延(MBE)生长中的n型掺杂剂,为了确定硅的掺杂浓度,在一片GaAs半绝缘衬底上生长多个GaAs处延层,每一层中进行不同浓度的Si掺杂,然后用电化学C2V的方法确定各层中的载流子浓度,一次性得到了不同Si掺杂浓度与Si炉的温度之 间的关系曲线。本文还介绍了如何采用控制生长的条件得到陡峭的界面,使不同掺杂浓度的层与层之间的界面变化非常明显。     

三维CMOS集成电路技术研究

论述了三维集成电路(3DIC)的发展概况,介绍了近几年国外发展的各种三维集成电路技术,主要包括再结晶技术、埋层结构技术、选择性外延过生长技术和键合技术.并基于SiGe材料特性,提出了一种新型的Si-SiGe三维CMOS结构,即将第一层器件(Si nMOS)做在SOI(Si on insulator)材料上,接着利用SiO2/SiO2低温直接键合的方法形成第二层器件的有源层,然后做第二层器件(SiGe pMOS),最终形成完整的三维CMOS结构.与目前所报道的Si基三维集成电路相比,该电路特性明显提高.     

Si衬底上外延3C-SiC薄层的XPS分析

采用HFCVD技术,通过两步CVD生长法,以较低生长温度,在Si(111)和Si(100)衬底上同时外延生长3C-SiC获得成功.生长源气为CH4+SiH4+H2混合气体,热丝温度约为2000℃,碳化和生长时基座温度分别为950℃和920℃,用X射线衍射(XRD)和X射线光电子能谱(XPS)等分析手段研究了外延层的晶体结构、组分及化学键能随深度的变化.XRD结果显示出3C-SiC薄层的外延生长特征,XPS深度剖面图谱表明薄层中的组分主要为Si和C,且Si/C原子比符合SiC的理想化学计量比,其三维能谱曲线进一步证明了外延层中Si2p和与Cls成键形成具有闪锌矿结构的3C-SiC.