基于GALS的SOC异步接口研究

基于MOUSETRAP异步流水线结构提出了一种全局异步局部同步方式下的片上系统的异步互连接口架构.为实现异步接口电路的低功耗,对其进行了晶体管级的功耗优化设计.同时,利用基于多级供电电压控制下的延时可调机制,以缓解该异步互连中匹配延时链设计困难带来工艺可移植性差的问题.该接口适用于对数据传输率和功耗有较高要求的多电压供电片上系统设计.     

一种GALS单通道协议自定时通信电路

本文提出了一种用于GALS(Globally Asynchronous Locally Synchronous)系统的单通道握手协议自定时通信电路,电路不需应答信号即可完成数据传输。在归零(return to zero)过程中加入了零协议逻辑(Null Convention Logic)门限门,使后向传输准延时不敏感;前向传输延迟小于2个门延时,优于传统的STFB(Single-track full buffer)电路和GasP电路。基于0.18μm CMOS工艺对不同温度下的电路功能和性能进行了仿真测试,10级串连情况下可允许发送端最高以2.56GHz的速度发送数据且功耗较低。此通信电路所具有的准延时不敏感和高速的特点使其可满足GALS应用的需求。     

异步零协议算术逻辑单元的设计

异步电路在低功耗、低噪声、抗干扰、无时钟偏移、高鲁棒性和模块化设计等方面有较高的性能.设计了一个异步4位8操作码的算术逻辑单元,使用了双轨延时不敏感零协议逻辑结构,同时比较了使用流水线结构和非流水线结构以及相关的面积和速度优势.结果显示平均速度最快的结构比非流水线结构快了1.73倍,而面积需要增加了133%.     

三输入异步电路控制单元的设计实现

提出了一种新型多输入异步电路控制单元的设计方案,分析了电路的工作原理,基于0.6 μm的标准CMOS工艺实现了该电路的管级电路设计,介绍了如何根据具体应用要求调节电路参数.最后,针对不同的负载和延时情况给出了HSPICE 的仿真数据和对比曲线.仿真结果表明,该单元的最高工作频率可以达到约1.8 GHz.     

一种零协议逻辑全异步流水线电路的优化设计研究

This paper proposes a new optimization method to improve the performance of a null convention logic asynchronous pipeline.Parallel combinational logic modules in the pipelines can work alternately in null and data cycles by using a parallel processing mode.The complete waiting time for both null and data signals of combinational logic output in previous asynchronous register stage is reduced by decoupling the output from combinational logic modules.Performance penalty brought by null cycle is reduced while the data processing capacity is increased.The novel asynchronous pipeline based on asynchronous full adders with different bit widths as asynchronous combination logic modules is simulated using 0.18-μm CMOS technology.Based on 6 bits asynchronous adder as asynchronous combination logic modules, the simulation result of this new pipeline proposal demonstrates a high throughput up to 72.4% improvement with appropriate power consumption.This indicates the new design proposal is preferable for high-speed as ynchronous designs due to its high throughput and delay-insensitivity.     

一种高速延时无关片上异步转同步通信接口的设计

该文提出一种可用于多核片上系统和片上网络的快速延时无关异同步通信接口,由在独特运行协议下工作的环形FIFO实现,可在支持多种数据传输协议的前提下,保证数据从异步模块到同步时钟模块的完整高速传输。在0.18 m标准CMOS工艺下,传输接口的延时为792 ps,平均能耗为4.87 pJ/request,可满足多核片上系统和片上网络芯片高速低功耗、鲁棒性强和重用性好的设计要求。     

实用电路模块(四)——几种信号处理与转换电路单元

<正> 上几期介绍的实用电路模块系列提供了广阔的测量范围。归纳起来,我们由前面的制作过程得到了三位半的电压量手段,也得到了六位半的测频计周手段,这样一来,我们就可以把许多电的或非电物理量变换为适当的电压信号或是频率信号送给以上电路进行测量。以下就给出几个常用的信号变换与处理单元电路。 测频的前置信号处理电路 很多制作文章在讨论频率计电路时往往只重视计数和闸门的数字单元的讨论,而对频率计中至关重要的衰减、放大和整形的前置电路处理却十分草率,这样做出的频率计测量数字电路的频率尚可,而对模拟小信号或不规则波形,如三角波、尖脉冲、占空比特殊的方波、振铃较大的波形等测量效果极差。确实,要设计并制作出性能良好的这类前置电路比后续的数字单元要难得多,特别在高达百兆赫以上的频率测量中,     

算术逻辑单元的优化设计

文章提出一种新颖的、两级流水线的ALU设计方案。在对传统与或结构ALU分析的基础上．利用等价转换数学原理将原来的指令进行形式上的变化，使用全加器作为第二级运算单元，充分地简化第一级运算单元中的函数发生器，以达到减少控制端的数目、控制译码电路的规模、降低面积和功耗的目的。     

一种基于电压岛的片上网络低功耗设计

功耗问题一直是片上网络设计中最为关心的问题之一.基于全局异步局部同步(GALS)的电压岛(VFI)机制的引入不但提供了极大地降低片上功耗的可能,也解决了片上单时钟传输的瓶颈问题.本文改善了现有的两种电压岛划分、核映射及路由分配方法,提出了一种更优的综合解决方案,并进行了验证.仿真结果显示,本文的方案可以显著降低系统功耗,同时提高了片上网络性能.     

双轨异步环路收发器设计

设计实现了一种新型多点连接的GALS异步互连接口.该接口采用旁路式结构,避免了现有的馈通式结构接口由于时钟频繁启停造成的时间利用率和能量利用率低下的缺陷.该接口的数据传输采用四相双轨握手协议,简化了握手过程,进一步提高了速度.在TSMC0.25μm的工艺下,该接口的最高传输频率可以达到603.7MHz.该接口适用于对数据传输速度要求较高的SOC设计.     

An asynchronous ternary logic signaling system

This paper presents a new approach to an on-chip asynchronous transmission system suitable for next generation asynchronous on-chip networks. It implements multivalued logic to reduce the number of wires and a low-voltage swing for lower dynamic power dissipation. Furthermore, the transmission system described here enjoys fully static design and has zero static power consumption. Two versions of the transmitter circuit and the receiver are described. The proposed signaling scheme is compared to a classical dual-rail signaling system with regard to speed, power consumption, and reliability. The simulation results show that the asynchronous ternary logic signaling (ATLS) system delivers over 70% higher bandwidth per wire and consumes over 50% less power than the dual-rail signaling system on 10-mm-long on-chip interconnection.     

Fast two-phase micropipeline control wrapper for standard cell implementation

A fast control wrapper for a micropipeline with two-phase control is presented. The wrapper is implemented in an Artisan 0.13 /spl mu/ standard cell library that has not been augmented with any special cells for asynchronous design. The wrapper is approximately 25% faster than a more traditional approach that uses a Muller C-element.     

基于FPGA的逻辑分析仪连续触发模块设计

介绍一种逻辑分析仪数据捕获模式的设计原理与实现方法。这种模式主要用于嵌入式软件的测试分析,它不再采用采样的方式来采集数据,而是利用软件插桩与硬件设置触发字相结合的方法来监视系统总线,当程序运行到插桩点时,硬件产生触发,此时才会主动地到总线上将相应数据与对应的具体时间捕获回来,从而实现有效数据的精确捕获。此外,在FPGA内部采用双RAM交替读写的方式来暂存数据,在不中断程序运行的情况下,实现有效数据的长时间实时存取与分析,提高嵌入式软件性能分析的范围和质量。采用FPGA作为实现硬件结构的基本功能器件,提高了工作速度,使整个设计具有集成度高、性能稳定、调试方便等特点。该模块在实际项目中得到了验证,取得了良好的效果。     

基于FPGA实现异步串行通信

为了适应全数字化自动控制更加广泛的应用,采用现场可编程门阵列（FPGA）对异步串行通信控制器（UART）进行多模块的系统设计的方法,使串口通信的集成度更高。对UART系统结构进行了模块化分解,可分为三个模块：FPGA波特率发生器控制模块、FPGA数据发送模块及数据接收模块。采用Verilog语言描述硬件功能,利用Xilinx公司的FPGA芯片,在Xilinx ISE Design Suite 13.4环境下进行设计、编译、综合、下载。采用第三方仿真工具ModelSim进行模拟仿真。     

基于FPGA实现CRC校验功能的通用异步串口通信

UART作为RS-232协议的控制接口得到了广泛的应用,为实现准确的数据串口通信,在分析CRC生成算法的基础上,提出了一种简单、实用的UART设计与实现方案。该方案在串口通信中采用CRC-5校验,基于FPGA采用Verilog语言实现CRC-5校验模块,仿真结果与理论分析一致,达到了预期设计的目标。提高了通信的速度、可靠性和效率。     

基于千兆网的多路异步串行数据光传输系统

针对使用电缆传输多路异步串行数据的诸多不足,介绍了一种基于千兆以太网格式的多路异步串行数据光传输系统.主要概述了该系统的组成结构、终端信号的获取、数据处理单元的工作原理和光电转换过程,并写明了系统各部分使用的主要芯片.     

基于FPGA的RS232异步串行口IP核设计

为增加系统稳定性.减小电路板面积.提出一种基于FPGA的异步串行口IP核设计.该设计使用VHDL硬件描述语言对接收和发送模块在Xilinx ISE环境下设计与仿真.最后在FPGA上嵌入UART IP核实现电路的异步串行通信功能.该IP核具有模块化、兼容性和可配置性.可根据需要实现功能的升级、扩充和裁减.     

基于FPGA的RS232异步串行口IP核设计

为增加系统稳定性,减小电路板面积,提出一种基于FPGA的异步串行口IP核设计。该设计使用VHDL硬件描述语言时接收和发送模块在XilinxISE环境下设计与仿真。最后在FPGA上嵌入UARTIP核实现电路的异步串行通信功能。该IP核具有模块化、兼容性和可配置性,可根据需要实现功能的升级、扩充和裁减。     

Optimization design of a full asynchronous pipeline circuit based on null convention logic

peed asynchronous designs due to its high throughput and delay-insensitivity.