基于APEX20KE系列FPGA的超长M序列限幅脉冲压缩实现

首先介绍了高占空比、长M序列搜索雷达信号处理中超长M序列脉冲限幅压缩的实现及其特点以及APEX20KE系列FPGA的特点，指出实现超长M序列实时脉冲压缩的困难，在此基础上介绍一种以ALTERA的APEX20KE系列FPGA为处理器的超长M序列实时脉冲压缩算法的实现。     

基于FPGA雷达成像方位脉冲压缩系统的设计

在对线性调频信号及脉冲压缩的原理进行简单的介绍后,给出雷达成像R-D算法中方位脉冲压缩实现的具体方法,设计方位脉冲压缩的模块化结构,然后在FPGA进行实现.文中指出了基于FPGA的系统中各个模块的作用以及具体的实现方法,给出仿真结果并进行总结.     

数字下变频与脉冲压缩系统的设计与实现

数字下变频与脉冲压缩一直是雷达信号处理中的关键技术之一。应用现场可编程门阵列(FPGA)的IP核技术,研究了一种基于FPGA的数字下变频与脉冲压缩系统的实时实现方法。首先提出了系统的整体结构,然后介绍了数字下变频模块、脉冲压缩模块及接口模块的设计方法。在单片FPGA上实现了对实际采集的中频Chirp信号进行8K点或2K点可变点数的数字下变频与脉冲压缩处理,通过与Matlab软件计算结果的对比,验证了FPGA实时计算的正确性。最后分析了系统的可实现性与实时性。     

200MSPS数字脉冲压缩模块设计与实现

介绍了基于Xilinx公司FPGA（现场可编程门阵列）实现高速实时数字脉冲压缩处理的设计方法。本数字脉冲压缩模块由3片FPGA级联,分别完成脉冲压缩运算中的FFT（快速傅里叶变换）、复数乘窗和IFFT（快速傅里叶反变换）功能。在Xilinx器件上实现了数字脉冲压缩算法。通过与MATLAB仿真结果比较,该数字脉冲压缩模块很好地实现了32k点的块浮点数字脉冲压缩功能,吞吐率达到200MSPS（百万次采样每秒）。     

基于FPGA和时域卷积实现线性调频信号脉冲压缩方法

本文主要介绍在Xilinx公司的Zynq7000系列FPGA上实现线性调频信号脉冲压缩的方法.主要介绍了时域方法实现脉冲压缩处理,将零中频信号与回波信号进行卷积直接得出结果.由于FPGA内部集成了大量的可以并行运行的乘加单元,大大地提高了数据处理速率,FPGA可以灵活的设计并行数字信号处理算法,并且FPGA有较多的数据传输通道,可以满足大量数据传输,因此,用FPGA来实现线性调频信号脉冲压缩方法.     

脉冲压缩原理及FPGA实现

为解决雷达作用距离和距离分辨力的问题,分析了线性调频脉冲压缩的原理及工程实现方法,并利用Matlab软件对加权前后的线性调频信号脉冲压缩波形进行对比。简述了分布式（DA）算法的基本原理,给出一种基于FPGA分布式算法的时域脉冲压缩实现结构,利用QuartusⅡ软件完成脉冲压缩处理模块设计以及波形仿真。通过分析可以得出基于分布式算法实现的脉冲压缩可以减少资源利用率,大大节省硬件资源。     

基于FPGA的脉冲压缩仿真与实现

为解决雷达探测能力与距离分辨力之间的问题,在线性调频信号脉冲压缩的原理的基础上,利用MATLAB软件对数字脉冲压缩算法进行仿真,给出一种基于FPGA分布式算法的时域脉冲压缩实现结构,利用图形编辑和VHDL硬件描述语言混合编程,完成脉冲压缩处理各模块设计以及波形仿真。利用基于分布式算法大大减少数字脉冲压缩的运算量,提高脉冲压缩的效率。     

基于FPGA和DSP的雷达信号脉冲压缩

研究基于FPGA和DSP的线性调频信号脉冲压缩的一种实现方法,FPGA负责信号的预处理,主要包括FIR滤波和正交解调,DSP负责脉冲压缩的实现,给出了FPGA各部分的功能框图和DSP的算法流程图,对比了匹配滤波器加窗前后脉冲压缩结果的第一距离旁瓣的变化。结果表明,加窗后匹配滤波器输出的旁瓣距峰值衰减由13 d B增加至32 d B。     

基于FPGA的脉冲压缩仿真与实现

为解决雷达探测能力与距离分辨力之问的问题,在线性调频信号脉冲压缩的原理的基础上,利用MATLAB软件对数字脉冲压缩算法进行仿真,给出一种基于FPGA分布式算法的时域脉冲压缩实现结构,利用图形编辑和VHDL硬件描述语言混合编程,完成脉冲压缩处理各模块设计以及波形仿真.利用基于分布式算法大大减少数字脉冲压缩的运算量,提高脉冲压缩的效率.     

一种通用数字脉冲压缩器的设计

提出了一种用ASIC或FPGA器件实现通用时域数字脉冲压缩器的设计方案,按此方案设计的脉压电路可适应不同压缩比、不同信号形式、双脉冲压缩、时分复用的脉冲压缩等多方面的需求,是一种较好的通用数字脉冲压缩器实现方法,适用于目前各种雷达信号的脉冲压缩。     

线性调频信号基于FPGAIP核的脉冲压缩设计

为实现线性调频信号的数字脉冲压缩,设计一个FPGA硬件平台,并着重提出一种基于FPGAIP核的脉冲压缩设计方法。针对脉冲压缩进行了理论分析和Matlab仿真,设计完成后对系统软、硬件进行了全面测试,并根据实测数据对脉冲压缩结果进行了分析。结果表明,该系统可实现1024点的脉冲压缩功能,主副瓣比、主瓣宽度等指标与理论仿真结果一致。该方法的参数设置灵活,可以简化软件设计,缩短研发周期。     

基于脉冲压缩的高频超声信号实时增强系统

高频超声成像具有高分辨率的优点,但其衰减速度过快导致探测深度过浅。编码脉冲压缩可以解决高频超声纵向分辨率和探测深度的矛盾。利用FPGA设计了一个线性调频脉冲的发射和实时压缩系统,通过发射大时宽-带宽积的线性调频脉冲来保证信号的能量,从而提高探测深度,在接收端通过脉冲压缩获得窄脉冲保证分辨率。实验表明,中心频率为10 MHz和50 MHz的高频超声回波信号,经过脉冲压缩以后的分辨率分别为0.3 mm和41 μm,旁瓣水平分别为48 dB和37 dB,信噪比分别提高15 dB和10 dB。     

大时宽带宽雷达信号高速脉压技术研究

以大时宽带宽雷达应用为背景,提出利用FPGA完成高速脉冲压缩的方案。对双通道正交和FPGA实现频域脉压作了详细分析。结果表明,该技术对大时宽带宽雷达实时得到高分辨一维距离像（HRRP）有重要意义。     

双通道数字脉冲压缩的FPGA实现

脉冲压缩是雷达信号处理的重要组成部分,用FPGA实现硬件数字脉压是当前脉压技术的发展方向。阐述了一种基于FPGA的双通道数字脉冲压缩系统的原理,方案与具体实现技术,分析了其性能。工程实践表明,与传统的方法相比,该实现方法在通用性,实时性上都具有很强的优越性和推广应用前景。     

基于CSD方法滤波器的FPGA优化设计

在高速信号处理中，特别是在大时宽带宽积条件下，高速雷达信号的数字正交采样和脉冲压缩包含大量的乘加运算，运算量非常大，使用DSP芯片实现需多片处理完成，使系统的工作延迟大、成本高、功耗大、调试困难。文中采用CSD（Canonic Signed—Digital）算法的思想，实现数字正交采样和脉冲压缩滤波器算法优化，可显著降低运算量，使用可编程逻辑器件迅速快捷完成系统的硬件设计，并用Ahera公司的FPGA芯片进行了验证，最后给出了结果比较和分析。     

基于FPGA的参数化时域脉冲压缩IP核的设计

数字脉冲压缩技术在现代雷达中已得到广泛应用,但不同雷达的参数各不相同,脉压处理电路也各不相同,因而使脉压电路的通用性甚差。该文介绍了一种基于现场可编程门阵列（FPGA）的参数化时域脉;中压缩IP核的设计方法。用该方法设计的脉冲压缩IP核通过参数化方式．使电路能适应脉冲压缩工作模式数、最大处理点数、输入数据率、数据／系数的宽度、乘法器流水级数及各种工作模式的对称性的改变,从而使脉压电路的通用性大为增强。